《dsp微控制器原理》第二章n.ppt

2.6.3、硬件中断 表2.3.1 系统中断模块 中 断 优先级 中断名称 CPU中断 向量地址 外设中 断向量 （PIV） 是否可 被屏蔽 外围中断源模 块 描 述 1 Reset RSN 0000h N/A N 引脚 看门狗 来自引脚的复位信号，看门狗溢出 2 保留位 — 0026h N/A N CPU 用于仿真 3 NMI NMI 0024h N/A N 不可屏 蔽中断 只能是软件中断 2.6.3、硬件中断 3、从表2.3.2~表2.3.7均为外设中断，故第三列给出了各中断在中断申请有效后和在CPU响应该中断申请后分别在外设中断请求寄存器PIRQRx (x=0~2)和外设中断应答寄存器PIACKRx(x=0~2)中所对应的状态位的位置，以便在学习和DSP控制器的调试中查阅。 2.6.4、CPU中断寄存器 CPU中断寄存器包括：中断标志寄存器（IFR）和中断屏蔽寄存器（IMR）。IFR和IMR寄存器管理内核级的中断INT1~INT6（而外设中断在它们各自的配置/控制寄存器中都有相应的中断标志位和屏蔽位）。 2.6.4.1、CPU中断屏蔽寄存器（IMR）——地址0004h 中断屏蔽寄存器（IMR）的功能是对内核级的高层中断进行使能（开放）和关闭（禁止）进行控制。包含CPU所有中断级（INT1~INT6）的屏蔽位。 读IMR寄存器可以识别已被屏蔽或被使能的中断，某位为“0”，表示该中断级被屏蔽；某位为“1”，表示该中断级被允许。而向IMR中某位写“0”则表示屏蔽相应的中断级的请求，写“1”则表示允许该中断级的请求。 2.6.4.1、CPU中断屏蔽寄存器（IMR） D15～D6 D5 D4 D3 D2 D1 D0 保留位 INT6 mask INT5 mask INT4 mask INT3 mask INT2 mask INT1 mask 0 RW RW RW RW RW RW 2.6.4.2、CPU中断标志寄存器（IFR）——地址0006h 中断标志寄存器（IFR）的功能是记录所有内核级的高层可屏蔽中断的工作状态。用来识别或清除悬挂的中断。它包括INT6~INT1共6个可屏蔽中断的标志位。 D15-D6 D5 D4 D3 D2 D1 D0 Reserved INT6 flag INT5 flag INT4 flag INT3 flag INT2 flag INT1 flag 0 RW1C-0 RW1C-0 RW1C-0 RW1C-0 RW1C-0 RW1C-0 2.6.4.2、CPU中断标志寄存器（IFR） 读取IFR可以识别悬挂的中断，而向IFR相应的位写“1”则清除已悬挂的中断。把IFR中当前的内容写回IFR则可清除所有悬挂的中断。 CPU响应中断或器件复位都能将IFR标志清除。 说明：（1）当D5~D0某位为“0”时，表示没有中断悬挂。 当D5~D0某位为“1”时，表示对应的INTn级的中 断悬挂。当响应该中断时，相应的位被清“0”。 此时，相应的外设控制寄存器的标志位不会被清 “0”，若要清“0”，则应由用户在程序中对该位写 “1”来清“0”。 （2）当通过INTR指令请求中断且相应的IFR位被置“1” 时，CPU不会自动清除该位，必须由用户在程序 中清除该位。 （3）D15~D6为保留位 2.6.5、外设中断寄存器 外设中断寄存器包括： 外设中断矢量寄存器（PIVR）； 外设中断请求寄存器0/1/2（PIRQR 0/1/2），其各位定义见表2.12~表2.14； 外设中断应答寄存器0/1/2（PIACK R0/1/2），其各位定义见表2.15~表2.17。 * 外设中断请求寄存器PIRQR 0/1/2和外设中断应答寄存器PIACKR 0/1/2是外设中断扩展模块用来向CPU产生INT1~INT6中断请求的内部寄存器。这些寄存器是用来控制PIE内部操作的。它的设置是用于测试的目的，而非用户的应用目的。用户只能对其测试（可读），不能对其编程（不可写）。 2.6.5、外设中断寄存器 2.7.5.1、外设中断矢量寄存器（PIVR）； 外设中断矢量寄存器的内容是最近一次被响应的外设中断的矢量地址。 外设中断矢量寄存器（PIVR）——地址701Eh D15 D14 D13 D12 D11 D10 D9 D8 V15 V14 V13 V12 V11 V10 V9 V8 R-0 R-0 R-0 R-0 R-0 R-0 R-0 R-0 D7 D6 D5 D4 D3 D2 D1 D0 V7 V6 V5 V4 V3 V2 V1 V0 R-0 R-0 R-0 R-0 R-0 R-0 R-0 R-0 2.6.5、外设中