案例4并行预置加法计数器设计.pdfVIP

案例 4 并行预置加法计数器设计 4.1 预习内容 （1）计数器的逻辑功能，时序情况。 （2）在EDA 技术中计数器是如何实现的。 4.2 案例目的 进一步熟悉利用Quartus Ⅱ的代码输入方法设计时序电路，并掌握编程配置 以及硬件测试验证等一系列相关技术，并掌握EDA技术中时序电路的设计方法。 4.3 案例环境 在传统的数字系统手工设计中，实现简单的时序电路往往也需要多块中规模 集成电路，但是在 EDA 技术中则变得十分的简单，加法计数器就是其中典型的电 路。 4.4 案例原理 图1 计数器硬件电路原理图 原理总思路：把前一状态值送到加一器计数加一后再送到寄存器作为下一状 态值。 4.5 案例步骤 (1) 按照第一部分介绍的方法与流程，完成代码的输入，编译、综合，通过 对报错信息的分析调试代码直到代码完全正确。完成电路的仿真，观察仿真波形 是否符合电路的逻辑功能要求。 (2) 完成电路的引脚锁定，分别将各输入引脚锁定到按键或者跳线上，时钟 输入端锁定在开发试验系统的时钟输出引脚上，将计数器的输出通过译码电路连 接到7段数码管上进行显示。 (3)适配、实验板上的硬件测试，观察电路工作是否正常。 4.6 案例报告 详细叙述位加法计数器器的设计流程以及工作原理；给出电路原理图及其对 应的仿真波形图；给出加法计数器器的时序分析情况；最后给出硬件测试流程和 结果。 4.7 附录 4.7.1 设计代码 ENTITY CNT4 IS PORT ( CLK : IN BIT; Q : BUFFER INTEGER RANGE 15 DOWNTO 0 ); END ; ARCHITECTURE bhv OF CNT4 IS BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q = Q + 1; END IF; END PROCESS ; END bhv; 功能不健全的加法计数器 VHDL 描述 1 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)) ; END ; ARCHITECTURE bhv OF CNT4 IS SIGNAL Q1: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = Q1 + 1 ; END IF; END PROCESS ; Q = Q1 ; END bhv; 功能不健全的加法计数器 VHDL 描述 2 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN:IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC); END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);