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　　简述毕业设计177西北大学学士学位论文verilog语言随机 简述毕业设计177西北大学学士学位论文verilog语言随机导读：......................................................................................41.3论文的组织................................................................................................................................42.1Verilog语言简介.............................................. 摘 要 Verilog是一种用于数字逻辑电路设计的语言。它既是一种行为描述语言，也是 一种结构描述语言。也就是说，既可以用电路的功能描述也可用元器件和它们之间的 连接来建立所设计电路的verilog模型。本次设计就是以 verilog语言为设计工具， 它是在现场可编程门阵列（FPGA）上实现的。软件环境是xilinx的ISE8连接modisim. 本文主要是对可编程逻辑器件—随机存储器的应用探讨与实践,主要讲了与毕设 有关的verilog语言，ISE开发环境及随机存储器程序在ISE上的模拟过程。 主要工作有： 1.熟悉随机存储器的工作过程及其构造； 2.用verilog语言编写模拟程序。 3.在ISE上对程序进行编译模拟结果 关键词:verilog,现场可编程门阵列,随机存储器 ABSTRACT Verilog is a language eral logic circuit design. It is a kind of behavior description language. And it is also a kind of structure description language. In other odel of the designed circuit can be established by the circuit function description and the connection betplemented on FPGA. The softent is the connection betodisim. This paper mainly discussed the programmable logical ponent (random memory). The verilog language, ISE development environment and random memory programs during the simulation process on ISE ain iliared memory. 2.made simulation programs s on ISE. Key memory 西北大学学士学位论文 目录 1.1研究背景,目的:......................................................................................................................... 4 1.2论文的主要工作......................................................................................................................... 4 1.3论文的组织 ................................................................................................................................ 4 2.1 Verilog语言简介 ..................................................................................................................... 5 2.2verilog HDL历史 ....................................................................................................................... 5