CMOS组合逻辑门设计.pdf

TJIC CMOS组合逻辑门的设计 CMOS组合逻辑门的设计 天津大学电信学院电子科学与技术系 史再峰 TJU. ASIC CenterArnold Shi 引言:组合电路与时序电路 In 组合逻辑电路 OUT In 组合逻辑电路 OUT 状态 TJU. ASIC CenterArnold Shi 静态CMOS电路 在每一时间（除切换期间）每个门的输出总是通 过低阻连至VDD 或Vss； 稳定状态时，门的输出值总是由电路所实现的布 尔函数决定； 不同于动态电路：动态电路把信号值暂时存放在 高阻抗电路节点电容上 动态电路形成的门结构简单，速度快，但对噪声 更加敏感，设计工作比较复杂 TJU. ASIC CenterArnold Shi 上拉和下拉网络 V DD PMOS transistors only In 1 pull-up: 在 V 和 F之间提供一条通路 … In PUN DD 2 F(In ,In ,…In ) = 1 1 2 N In N F(In ,In ,…In ) 1 2 N In 1 pull-down: 在 F和GND 之间提供一条通路 In2 … PDN F(In ,In ,…In ) = 0 1 2 N In N NMOS transistors only PUN 与PDN 是对偶的网络结构 TJU. ASIC CenterArnold Shi 关于PDN和PUN探讨 一个MOS管可以看作由栅信号控制的开关 PDN由NMOS构成；PUN由PMOS构成。因为NMOS产生“强0”而 PMOS器件产生“强1” NMOS串联相当于“与”逻辑，PMOS串联相当于“或”逻辑； NMOS并联相当于“或”逻辑，PMOS并联相当于“与”逻辑 根据De Morgan定理，一个互补的CMOS结构的上拉网络和 下拉网络构成对偶结构（dual networks ） 互补的门本质上是反相的，只能实现NAND、NOR、XNOR、 NOT等功能，用单独一级实现非反相的布尔函数是不行的 实现一个具有N个输入的逻辑门需要2N个晶体管 TJU. ASIC CenterArnold Shi 阈值损失 V V