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模数转换器时钟优化： 测试工程观点 作者：Rob Reeder, Wayne Green, and Robert Shillito 系统时钟优化可以提升系统的性能，但也颇具挑战性。为模数 转换器设计抖动为 350 飞秒(fs)的编码电路是相对容易的，但 这是否能够满足当今的高速需求？例如，测试 AD9446-100 1 (16 bit 100 MHz ADC)时，在 Nyquist 区使用 100 MHz 的采样时钟 频率，350 fs 的抖动将使信噪比(SNR)下降约 3 dB。如果在第 三 Nyquist 域中使用 105 MHz 的模拟输入信号测试相同的设 备，SNR 下降可达 10 dB。为了将时钟抖动减少到 100 fs 或更 少，设计者需要理解时钟抖动来自哪里，以及 ADC 能够允许 多大的抖动。如果在电路设计完成后才发现时钟电路性能受抖 动的限制，并且在设计阶段中本可以很容易地避免该问题发 生，这时已经太晚了。 在这里我们将讨论相关的时钟参数和方法以实现高速转换器 预期的性能，为此要用到一些技术诀窍和经验。首先从典型的 ADC 时钟方案开始，如图 1 中所示，我们将焦点放在信号链 路中每一级的可用于优化时钟的技术，并且指明一些应避免使 用的常用技术。 转换误差等效于16 bit器件32 LSB的误差。这意味着随着ADC 分辨率和模拟输入频率的增加，抖动变得更加引人注意。直观 上看，它们之间的关系是非常明显的，因此工程师可以通过分 析 ADC 性能和编码时钟抖动之间的关系，最终确定可接受的 抖动量。式 1 定义了理想 ADC（具有无穷大分辨率）SNR(dB) 与频率的关系，而式 2 定义了 N（10、12、14 或 16）bit 理想 ADC 的 SNR(dB)。 （1） （参看图 3 的斜线） （2） （参看图 3 的水平线） 图 3 是由这两个公式画出的曲线图。用户可以在曲线交点处确 定给定模拟输入信号频率时可容忍的总时钟抖动量。在低频 下，精度受到转换器分辨率的限制。然而，随着输入信号频率 的增加，在大于某个频点之后，ADC 的性能将受控于系统的总 时钟抖动。位于该频点左侧的输入信号频率，无须考虑小抖动 的问题。 图 1. 典型的时钟信号链路 什么是抖动？ 抖动是系统时钟电路设计中最重要的参数，因此了解某些基础 知识并且理解术语的含义是十分重要的。许多技术文献描述了 关于抖动的十分精确的数学模型，但是设计性能优良的转换器 并非全部取决于精确的抖动描述。设计人员必须理解抖动如何 进入系统以及如何使抖动的影响最小。 抖动是时钟边沿的位置变化，这将产生定时误差，直接导致转 换幅度精度的误差（图 2a）。模拟输入频率的增加导致输入信 号的斜率增加，这将使转换误差放大（图 2b）。应当注意，转 换误差的度量是相对的，10 bit 器件 0.5 LSB（最低有效位）的 图 3. 理想 ADC 的 SNR vs. 模拟输入信号频率和抖动 然而，如果信号频率在该频点附近或者在其右侧，则必须降低 频率或分辨率，或者必须提高抖动指标。因此，抖动越大，SNR 性能受控于时钟系统抖动的频点就越低。 例如，如果使用具有 350 fs 抖动的时钟测试 14 bit ADC，为了 避免性能下降，输入信号频率必须低于 35 MHz（14 bit 水平线 与 350 fs 斜线的交点）。如果抖动为 100 fs，则输入信号频率 可以达到 125 MHz。 实际上，当模拟测试频率接近交点时，使用该一阶近似的简化 模型便丧失了有效性。为了全面地理解时钟抖动对 ADC 性能 的影响，除了分辨率以外，还要考虑量化噪声和模拟输入幅度 （式 3，基于参考文献 9）。 （3） 图 2. 转换误差是时钟抖动和模拟输 入频率的函数 SOURCE DRIVER ADC DIGITAL OUTPUT ANALOG INPUT CONDITIONER TIME VOLTAGE Δv = × Δt dV dt Δt Δv a) LOW FREQUENCY TIME VOLTAGE Δt Δv b) HIGH FREQUENCY 20 45 70 95 120 1 10 100 1000 10000 SNR (dBFS) INPUT FREQUENCY (MHz) 16 BITS 14 BITS 12 BITS 10 BITS 8 BITS 350fs JITTER 100fs JITTER SAMPLE-CLOCK JITTER QUANTIZATION NOISE, DNL EFFECTIVE INPUT N