第三章 Verilog语言.pdf

2016/7/2 第三章 Verilog语言 第一部分 Verilog基础 1. 语言的简述 2. 语言的一般结构 3. 语言的基本语法 1.1 简述 Verilog在VLSI设计过程中的位置 系统描述 什么是Verilog HDL? 数字电路设计 者用Verilog 功能设计 Verilog HDL(Hardware Discription HDL来描述自 X (AB*CD)+(A+D)+(AD+C) Language)是一种硬件描述语言，用于从 己的设计思想， 逻辑设计 算法级、门级到开关级的多种抽象层次 然后利用EDA 电路设计 工具进行仿真， 的数字系统建模。 综合，最终用 物理设计 ASIC或FPGA 设计验证 实现其功能 芯片制造 Verilog 的历史 Verilog 与 VHDL 最初是于1983年由Gateway Design 两者的区别： Automation公司(后被Cadence收购)为其模拟  VHDL侧重于系统级描述，从而更多的为系 器产品开发的硬件建模语言 统级设计人员所采用 1990年，Cadence公司成立OVI(Open Verilog  Verilog侧重于电路级描述，从而更多被集成 International)组织来负责推广Verilog 电路级设计人员所采用 1995年，IEEE制定了Verilog HDL标准，即 IEEE Std 1364 – 1995 2001年,IEEE Std 1364-2001标准公布 2005年,IEEE Std 1364-2005标准公布