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· 工程师笔记 · 手把手教你学CPLD／FPGA设计(十) 周兴华 (接上期 ) b．定义任务时，没有端 口名列表 ，但需要紧接着进行输入、 7)．任务和函数 输出端 口和数据类型的说明。 任务和函数的关键字分别是 task和 function，利用任务和函 C．当任务被调用时，任务被激活。任务的调用与模块调用一 数可以把一个大的程序模块分解成许多小的任务和函数，以方便 样通过任务名调用实现 ， 调用时，需列出端 口名列表，端 口名 调试，并且能使写出的程序结构更清晰。 的排序和类型必须与任务定义时相一致。 (1)．任务 d．一个任务可以调用别的任务和函数，可以调用的任务和 任务定义的格式如下： 函数个数不受限制。 task任务名 ： ／／注意无端 口列表 (2)．函数 端 口及数据类型声明语句： 函数的 目的是返回一个值，以用于表达式的计算。 其他语句： 函数的定义格式为： endtask function返回值位宽或类型说明 (函数名)： 任务调用的格式如下： 端 口声明： 任务名 (端 口1，端 口2，… ··端 口n) 局部变量定义： 需要注意的是：任务调用时和任务定义时的端 口变量应一一 其他语句 ： 对应。 endfunctiOn 例如任务定义时： 上面的定义格式中，返回值位宽或类型说明是一个可选 tasktest； 项，如果缺省，则返回值为 1位寄存器类型的数据。 inputin1．in2； (3)．函数的调用 outputout1，out2； 函数的调用是通过将函数作为表达式中的操作数来实现的。 #1out1=in1＆in2； 调用格式如下 ： #1out2=inlIin2； 函数名 (表达式 ，表达式 )： endtask 4()．任务与函数的区别 任务调用时： 任务与函数的区别见表 3。 test(data1，data2，code1，code2)； 2．VerilogHDL数字逻辑单元结构的设计 调用任务时test时，变量 data1和 data2的值赋给 in1和 VerilogHDL是一种专 门用于数字逻辑设计的语言，它既是 in2，而任务完成后，out1和 out2的值赋给了code1和 code2。 一 种行为描述语言，也是一种结构描述语言，也就是说，既可以用 在使用任务时，应特别注意以下几点： 电路的功能描述，也可以用元器件和它们之间的连接来建立所设 a．任务的定义与调用必须在 同一个 module模块 内。 计 电路的VerilogHDL模型。VerilogHDL程序有三种描述设计 表 3 比较项 目 任务(t