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HDL实验-陈功勋-3100100681-实验5
实验报告
课程名称：___ Verilog-HDL实验4 __指导老师：________________成绩：__________________
实验名称：___ _乘法程序设计 ____实验类型：________________同组学生姓名：__________
一、实验目的和要求（必填） 二、实验内容和原理（必填）
三、主要仪器设备（必填） 四、操作方法和实验步骤
五、实验数据记录和处理 六、实验结果与分析（必填）
七、讨论、心得
实验目的和要求
如图1所示，用Mealy有限状态机实现A、B、C、D四种状态之间的关系，并求得输出值波形。要求：
1、Mealy有限状态机带有异步复位功能；
2、A、B、C、D四种状态采用独热码（one-hot）状态编码方式；
3、默认分支所处的状态为A状态(default)。
仿真的输入为 1-0-0- 1-0-1 -1 -0-1-1-1-1,每一个周期输入1bit数据，得出各个时钟周期对应的状态和输出值的波形图。
主要仪器设备
Modelsim软件
操作方法和实验步骤
Mealymain主模块:
module mealymain
(input reset,clock,xin,
output reg [3:0] c_state,n_state,
output reg [1:0] yout);
always@(posedge clock)
begin
if(reset)
begin
n_state=4b1000;
c_state=4b0001;
yout=2b11;
end
else
begin
case(c_state)
4b0001:
begin
c_state=n_state;
n_state=4b1000;
yout=2b11;
end
4b1000:
begin
if(xin==1)
begin
c_state=n_state;
n_state=4b0100;
yout=2b01;
end
else
begin
c_state=n_state;
n_state=4b1000;
yout=2b00;
end
end
4b0100:
begin
if(xin==1)
begin
c_state=n_state;
n_state=4b0010;
yout=2b01;
end
else
begin
c_state=n_state;
n_state=4b1000;
yout=2b00;
end
end
4b0010:
begin
if(xin==1)
begin
c_state=n_state;
n_state=4b0001;
yout=2b10;
end
else
begin
c_state=n_state;
n_state=4b1000;
yout=2b00;
end
end
default:
begin
c_state=4b0001;
n_state=4b1000;
yout=2b11;
end
endcase
end
end
endmodule
mealytest测试模块:
module mealytest
(input [3
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