FPGA的时钟提取电路的设计.docVIP

课 程 设 计 说 明 书 课程名称： EDA技术课程设计 题 目： 基于FPGA的时钟提取电路的设计 学 院： 后备军官学院 专 业： 信息工程 年 级： 2010级 学 生： 张成良 学 号： 362010080609128 指导教师： 卿朝进 完成日期： 2013年7月 7日 基于FPGA的时钟提取电路的设计 摘 要：在数字通信系统中，同步技术是非常重要的，而位同步是最基本的同步。位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取祯同步、群同步及对接收的数字码元进行各种处理的过程中，也为系统提供了一个基准的同步时钟。 　　随着可编程器件容量的增加，设计师倾向于把位同步电路设计在CPLD/FPGA芯片内部。因此，本文采用Quartus II软件设计了一种新型的位同步提取电路，对电路进行了仿真试验，并使用Altera的ACEX 1K系列FPGA芯片EP1K10TC100_3予以实现。 关键词：时钟提取，同步，FPGA Abstract：In digital communication systems, synchronization is very important, bit synchronization is the most basic synchronization. Bit