第3章 VHDL设计初步修改 EDA.pptVIP

tips Rst，clk,en,load控制端口优先级 高=低 clk之前的为异步控制，clk之后的为同步控制，用if语句实现优先级的排列 Q1：当四个控制信号分别取什么值时计数器正常计数？ Variable：变量（与signal做比较） 位置？赋值符号？ Q：=Q+1 +号左右两边数据类型不同 需要调用重载函数 use ieee.std_logic_unsigned.all; 分析vwf文件中控制信号的功能，特别是异步控制和同步控制 load信号什么时候起作用？ 作业：分析RTL电路图。下次上课时交作业 七段（八段）数码管示意图 七段（八段）数码管实物图 数码管静态显示 数码管动态显示 把所有数码管的8个笔划段a-h同名端共阳极连在一起，而每一个数码管的公阴极是各自独立地控制。 数码管动态显示 所有数码管接收到相同的字形码。所有数码管的8个笔划段a-h同名端连在一起,同一个瞬间所有的数码管显示都是相同的。那么在一个屏幕上如何显示0,1,2,3,4,5这样不同的数字呢? 数码管动态显示 首先显示一个数, 然后关掉.然后显示第二个数,又关掉, 那么将看到连续的数字显示,轮流点亮扫描过程中，每位数码管的点亮时间是极为短暂的（约1ms），由于人的视觉暂留现象及发光二极管的余辉效应，尽管实际上各位显示器并非同时点亮，但只要扫描的速度足够快，给人的印象就是一组稳定的显示数据，不会有闪烁感。 例如数码管显么8个数,在实际的工作流程如下:先打开一个数码管送0, 然后关掉。打开第二个数码管送1, 再关掉, 依次向下,由于速度足够快, 那么我们将连续的看 case js is when 0000=seg--abcdefgdp 0 when 0001=seg--1 when 0010=seg--2 when 0011=seg--3 when 0100=seg--4 when 0101=seg--5 when 0110=seg--6 when 0111=seg--7 when 1000=seg--8 when 1001=seg--9 when 1010=seg--a when 1011=seg--b when 1100=seg--c when 1101=seg--d when 1110=seg--e when 1111=seg--f when others=null; end case; 习 题 3-7 给出1位全减器的VHDL描述。要求： （1）首先设计1位半减器，然后用例化语句将它们连接起来，图3-19中h_ suber是半减器，diff是输出差，s _out是借位输出，sub _in是借位输入。 （2）根据图3-19设计1位全减器。以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计（减法运算是 x – y – sun _in = diffr）。 习 题 3-8 给出一个4选1多路选择器的VHDL描述。选通控制端有4个输入：S0、S1、S2、S3。当且仅当S0=0时：Y=A；S1=0时：Y=B；S2=0时：Y=C；S3=0时：Y=D。 3-9 分频方法有多种，最简单的是二分频和偶数分频甚至奇数分频，这用触发器或指定计数模的计数器即可办到。但对于现场实现指定分频比或小数分频率的分频电路的设计就不是很简单了。 试对例3-20的设计稍作修改，将其进位输出COUT与异步加载控制LOAD连在一起，构成一个自动加载型16位二进制数计数器，也即一个16位可控的分频器，给出其VHDL表述，并说明工作原理。设输入频率fi=4MHz，输出频率fo=516.5±1Hz（允许误差±0.1Hz），16位加载数值=？。 3-10 用VHDL设计一个功能类似74LS160的计数器。 3-11 给出含有异步清零和计数使能的16位二进制加减可控计数器的VHDL描述。 习 题 3-12 分别给出以下2个RTL图的VHDL描述，注意其中的D触发器和锁存器的表述。 KHF-5型 FPGA实验开发系统简介 芯片简介： 1、FPGA芯片型号：EP1K100QC208-3 2、ALTERA公司生产 3、集成10万门 4、引脚数为208 系统资源 50MHz、22.1184MHz、1~1MH