DC综合概念.ppt

如下图：时钟周期为10ns，各时钟路径延迟如下：可以看到有一条路径的slack为-1，说明这条路径违规。可以看到与这条路径相关的skew是T3-T2=-1ns。 向前面一个slack比较充裕的路径（slack=2ns）借点time，来修正现在这条路径 * 正常的时钟到来时蓝色的时序图。但是由于无法预知的因素，时钟可能提前（粉色）或者延迟（红色）到来，这就是jitter。提前到来充为setup jitter，延迟到来充为 hold jitter。 DC中把skew和jitter合成一个uncertainty。 Uncertainty分为setup和hold，顾名思义，如上图理解即可。 * 先看下单频率路径的建立关系和保持关系 Design Compiler calculates the default setup and hold relations and derives single-cycle timing, based on active edges 对于startpoint，active edge是寄存器的open edge。对于endpoint，active edge是寄存器的close edge。 对于上升沿触发的寄存器，上升沿既是open edge也是close edge。 * * 多周期路径建立和保持 建立关系检查，在两个时钟之间可能存在多个建立关系，对于目的时钟的的每一个锁存边沿，找到捕获边沿最近的发送边沿。发送边沿和捕获边沿的最小关系决定了这个路径上的最大延迟。 保持关系检查：就是，数据从startpoint发出之后，在被endpoint的active edge 锁存之前，不能被捕获。这个时序的最大值决定了，这个路径的最小延迟。 * * set_multicycle_path path_multiplier [-rise | -fall] [-setup | -hold] [-start | -end] [-from from_list] [-to to_list] [-through through_list] Rise和fall用来说明多周期路径是用在上升沿还是下降沿 Setup和hold说明多周期路径是用在建立时间检查还是用在保持时间检查。 Stard和end说明多周期路径依赖于start clock还是依赖于end clock * 单个时钟的多周期路径，上升沿触发 Set_multicycle_path –setup 6 –to [get_pins “C_reg[*]/D”] 用来说明多周期路径的建立时间检查，数据从launch到capture的时间是6个周期的时间。 默认的保持时间检查？Setup check的edge的下一个active edge Set_multipath_path –hold 5 –to [get_pins {C_reg[*]/D}] * DSP_CLK :10ns AHB1_HCLK :20ns Set_multicycle_path 2 –setup –start –from [get_clocks {DSP_CLK}] \ –to [get_clocks {AHB1_HCLK}] Set_multicycle_path 1 –hold -start –from [get_clocks {DSP_CLK}] \ -to [get_clocks {AHB1_HCLK}] 默认setup对应end clock，默认hold对应start clock * 对于setup分析：对于每一个capture active edge 找到最靠近它的launch active edge，然后这个launch active edge 到多周期的capture active edge的路径就是setup check的路径。 对于hold分析：对于每一个capture active edge 找到它的launch active edge的下一个launch active edge，然后这个launch active edge 到多周期的capture active edge 的路径就是hold check路径。 更简单的说，慢时钟采集快数据，是先分析慢时钟的单周期setup relation和hold relation，然后再扩展到多周期路径上。 其实就是将单周期的capture active