Altera公司的可编程逻辑器件-Read.DOC

3.2 Altera公司的可编程逻辑器件 Altera公司是20世纪90年代以来发展较快的PLD生产厂家，在激烈的市场竞争中，凭借其雄厚的技术实力，独特的设计构思和功能齐全的芯片系列，挤身于世界最大的可编程逻辑器件供应商之列。Altera公司的PLD分为CPLD和FPGA两类：CPLD器件逻辑单元大，分解组合能力很强，一个单元可以分解成数十个组合逻辑，因此其产品较适合设计组合逻辑电路；FPGA器件逻辑单元小，有较多的触发器，适合用来设计需要大量触发器时序逻辑电路。 3.2.1 Altera公司的 CPLD Altera公司的CPLD器件主要有Classic系列、MAX 3000系列、MAX 5000系列、MAX 7000系列和MAX 9000系列，这些器件系列都具有可重复编程的功能，Classic系列和MAX 5000系列采用EPROM（紫外线擦除的可编程存储器）工艺；MAX 3000、MAX 7000、MAX 9000E2PROM（电可擦除可编程存储器）工艺。由于MAX 7000系列在国内应用较为广泛，其结构具有一定的代表性，所以CPLD的结构以MAX 7000为例重点讲解。 1．MAX 7000系列 MAX 7000系列是Altera公司销售量最大的产品，属于高性能、高密度的CPLD。在结构上包含逻辑阵列块（LAB）、宏单元、扩展乘积项、可编程连线阵列（PIA）和I/O控制块。 （1）逻辑阵列块（LAB） 每个逻辑块都包含乘积项阵列、乘积项分配及宏单元。逻辑块的大小是指其逻辑容量，表明该逻辑块能够实现多少，其典型的表示方式是宏单元的数目。此外，逻辑块的输入项数、乘积项数、乘积项分配表也是描述逻辑块的重要指标。LAB由16个宏单元组成，多个LAB通过可编程连线阵列（PIA）和全局总线连接在一起。 （2）宏单元 每个宏单元由三个功能块组成：逻辑阵列、乘积项选择矩阵和寄存器。逻辑阵列实现组合逻辑功能，可给每个宏单元提供五个乘积项；乘积项选择矩阵分配这些乘积项作为主要逻辑输入，以实现组合逻辑函数。每个宏单元上都有一个乘积项可以反相，再回送到逻辑阵列，这个乘积项能够连到同一个LAB中任何其他乘积项上；宏单元的寄存器可以单独地编程为具有可编程时钟控制的D、JK或RS触发器工作方式。如果需要的话，也可将寄存器旁路，以实现纯组合逻辑的输出。宏单元的寄存器支持异步清除、异步置位功能，由乘积项选择矩阵控制这些操作。当然，每个寄存器的复位功能也可以由低电平有效的专用全局复位信号来驱动。 （3）扩展乘积项 由于宏单元中只有五个乘积项，要实现多于五个乘积项的逻辑函数时，就需要扩展乘积项。扩展乘积项是利用可编程开关将一些宏单元中没有使用的乘积项提供给邻近的宏单元使用，可以提高资源的利用率，MAX 7000系列最多可扩展20个乘积项。 （4）可编程连线阵列（PIA） PIA的作用是在各逻辑宏单元之间以及逻辑宏单元和I/O单元之间提供互连网络。各逻辑宏单元通过PIA接收来自专用输入或输出端的信号，并将宏单元处理后的信号反馈到其需要到达的I/O单元或其他宏单元。MAX 7000的PIA有固定的延时，所以能够消除了信号之间的时间偏移，使得整个器件的时间性能容易预测。 （5）I/O控制块 I/O控制块有两个全局输出使能信号，允许把每个I/O管脚单独地配置为输入、输出和双向工作方式。所有I/O管脚都有一个三态缓冲器，缓冲器的控制端可以由全局输出使能信号控制，也可以把控制端直接连到地（GND）或电源（VCC）上。当控制端接地（GND）时，缓冲器输出为高阻状态，这时I/O管脚可作为专用输入管脚使用；当控制端接电源（VCC）时，可作为输出管脚使用。 MAX 7000系列包含600～5000个可用门、32～256个宏单元、44～208个用户I/O管脚、管脚到管脚最短延迟为5.0ns，计数器最高工作频率可达178.6MHz。其产品系列如表3-1所示。 表3-1 MAX 7000系列产品一览表 特性 EPM7032 EPM7064 EPM7096 EPM7128 EPM7160E EPM7192 EPM7256 可用的门 600 1250 1800 2500 3200 3750 5000 宏单元 32 64 96 128 160 192 256 逻辑阵列块（LAB） 2 4 6 8 10 12 16 用户I/O管脚 36 68 76 100 104 124 164 最大全局时钟频率（MHz） 151.5 178.6 125 151.5 151.5 125 125 该系列还有MAX 7000E、MAX 7000S和 MAX 7000A三个子系列：MAX 7000E具有更高的集成度，是MAX 7000系列的增强型，包括EPM 7128E、EPM 7160E、E