以结构化专用积体电路设计方法实现4位元算术逻辑运算单元.PDFVIP

亞 東 學 報 第 3 0 期 2010 年 12 月 頁 103~110 亞 東 技 術 學 院 以結構化專用積體電路設計方法實現4 位元算術邏輯運算單元 * ** ** 董慧香 洪維駿 莊翔宇 摘要 設計已經事先定義(Predefined) ，只透過規劃穿孔層 結構化專用積體電路(Structured ASIC)的設計方 (Via-configurable)設計不同的邏輯閘(Logic gate) ，然 法是為要能夠節省光罩成本(Mask cost)以及縮短晶 後使用這些邏輯閘實現各種不同的電路設計。結構化 片製作時間。我們以結構化專用積體電路的設計概念 專用積體電路是透過一些光罩共同，只有少數幾層光 完成一個基本元件(Base cell) ，然後使用穿孔規劃 罩為客式化，因此比全客式專用積體電路設計所使用 (Via-configurable)在基本元件上以穿孔層設計一個元 的光罩成本低 ，同時使晶片製作時間也縮短。另外， 件庫(Cell library) ，元件庫有96 個不同函數的細胞 相較於現場可規劃閘陣列(FPGA)設計的方法，結構 (Cell) ，再利用這些細胞組合實現一個12 指令4 位元 化積體電路設計可以獲得比較好的電路效能、比較小 算術邏輯運算單元，電路以TSMC 0.35um 2P4M 製 的晶片面積及比較低的電路功率耗損[6-10] 。圖2 為 程完成佈局、下線晶片功能測試，所有指令皆正常動 選擇結構化積體電路設計方法考慮的範圍，在晶片面 作。 積(Area) 、電路效能(Performance) 、功率耗損(Power) 、 非重複性工程(NRE: Non-recurring engineering) 及設 關鍵詞：Structured ASIC, Mask cost, Via-configurable 計往返時間(Design turn-around-time)等方面，其優點 剛好補足全客式及現場可規劃閘陣列設計方法中間 壹、前言 的差距 。 隨著每個製程(Process)的進步，晶片的製作成本 相對提高，其中光罩成本(Mask cost)的變動差異也很 大，由圖 1 可以看出光罩成本幾乎以指數增長[1] ，這 成為晶片設計重要的考量因素之一，相較於全客式專 用積體電路(Full custom ASIC)及現場可規劃閘陣列 (FPGA)的設計方法，結構化專用積體電路(Structured ASIC)設計，提供了另外一種選擇，可以有效降低光 罩成本，同時維持一定的電路效能。 結構化專用積體電路(Structured ASIC)[2-5]設 計，是將電晶體層以下的元件預先製作完成 (Prefabricated) ，並且某些金屬層(Metal layer)的佈局 圖1 光罩成本以指數增長[1] * 作者為亞東技術學院電子工程系講師。 ** 作者為亞東技術學院電子工程系學生。 103 亞東學報 第30 期 圖2 結構化ASIC 設計方法選擇考慮範圍[11] 貳、設計原理及系統架構