微机原理讲义_第1章.ppt

CPU实物图 共用控制信号 19管脚时钟信号CLK，输入 时钟信号 时钟信号:为CPU和总线控制逻辑电路提供时序，频率4.77MHz, 占空比为33%, 即1/3周期高电平，2/3周期低电平。 8086微机的时钟信号是由8284时钟发生器提供的。 8284与8086连接电路 8284可接外时钟或本地晶振。在微机系统中，接本地晶振14.31818MHz, 经3分频后提供给CPU。 OSC:晶振频率，提供给显示器用。 PCLK: 晶振6分频，供外设用。 将控制总线的复位信号和准备好信号送入8284与时序同步后再送入CPU。 NMI(Non-Maskable Interrupt) 17引脚，非屏蔽中断请求信号，输入。上升沿触发(边沿触发)。 非屏蔽中断请求 不受中断标志IF的影响，不能用软件控制(屏蔽),每当该端输入一个正沿触发信号时，CPU就会在当前指令周期结束后，进入中断类型号为2的中断处理程序，在8086微机中，该中断用于I/O与内存的奇偶校验。 CPU在执行每条指令的最后一个时钟周期会对INTR信号进行采样，若CPU的IF为1且INTR信号为高电平，CPU会在现行指令结束后响应中断请求，进入中断处理程序。 可屏蔽中断请求 18引脚，可屏蔽中断请求信号，输入。高电平有效(电平触发)。 INTR (Interrupt Request) 32引脚，读信号，输出。低电平有效。 RD (Read) CPU根据指令发出的读内存或I/O口的命令信号，具体是读内存或是读I/O口要由另外的信号决定。被读的内存或I/O端口，利用这个信号打开数据门，使数据进入数据总线供CPU读取。在DMA方式，该引脚处于三态。 读信号输出 1 2 3 4 5 输出地址 地址选通 读信号有效 数据从内存输出 数据上数据总线 最大最小模式控制脚 33脚是最大最小工作模式控制脚，接高电平为工作在最小模式；接低电平为工作在最大模式。 33引脚，最大最小模式控制信号，输入。 (Min/Max) 22引脚，准备好信号，输入。高电平有效。 REDAY 由所访问的内存或I/O设备发回的响应信号，高电平有效，当信号有效时，表示内存或I/O设备准备就绪，马上就可进行一次数据传输。 准备好信号 CPU在每个总线周期的T3状态开始对READY信号采样，如果检测到该信号为低电平(未准备好),就插入一个等待周期Tw，在Tw状态中继续对该信号采样,如仍为低电平，则继续插入Tw，Tw状态可以插入多个,直到REDAY信号为高电平时，才进入T4状态，完成总线周期。 检测3次READY信号，插入2个等待周期。 23引脚，测试信号，输入。低电平有效。 和WAIT指令结合使用，在CPU执行WAIT指令时，CPU处于空转状态进行等待，并每隔5个时钟周期重复检测该信号，当检测到该信号为低电平时，等待状态结束，CPU继续执行WAIT后的指令。WAIT指令和该信号是使处理器与外设同步用的。 测试信号 21引脚，复位信号，输入。高电平有效。 RESET 复位信号 高电平宽度至少大于4个时钟周期。当信号有效时，CPU结束当前操作，并对CPU内的标志寄存器, IP, DS, SS, ES及指令队列清零，而将CS设置为FFFFH, 当复位信号变为低电平时，CPU从FFFF0H处开始执行程序。 复位信号 通常在FFFF0H处存放一条段间转移JMP指令，将指令转移到系统程序的实际开始处。 34引脚，高8位数据总线允许/状态 复用引脚，输出。 (Bus High Enable / Sattus) 8086CPU特有信号，在8088中，该引脚或为高电平(最大模式)，或与当前总线周期的读写动作有关(最小模式)。 高位数据总线允许 8086是16位数据总线，而8088是8位数据总线。 8086存储器结构图 由两片512KB的存储体构成，每片的地址总线为19位，分别接CPU地址总线的A19～A1端，数据总线为8位，奇地址存储体接CPU数据总线的高8位，偶地址存储体接CPU数据总线的低8位。 奇地址存储体的片选端接CPU的 端，当 为低电平时奇地址存储体输出/输入数据，即CPU高8位数据总线上有数据；偶地址存储体的片选端接CPU的A0端，当A0为低电平时偶地址存储体输出/输入数据，即CPU低8位数据总线上有数据。 是控制CPU高8位数据总线的允许信号，A0端是控制CPU低8位数据总线上的允许信号。 AD7～AD0 0 1 AD15～AD8 从奇地址单元开始读写一个字(16位)(在第一个总线周期，将低8位数据送至AD15～AD8，在第二个总线周期，将高8位字节送至AD7～AD0。在CPU内部进行调整 1 0 AD15～AD8 从奇地址单元或端口读写一个字节(8位) 1