原创力文档- 23
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- 2017-11-01 发布于天津
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练习十二利用设计一个文件名有的仿真工具不需要加这句只要模块编译过就可以了数据总线控制信号状态信号数据总线的地址总线读写控制信号数据缓存用于结果检查用于读写的指针系统时钟测试激励序列连续写连续读写后读异常操作读使能片选低有效写使能往中写数从中读数接口的参考设计为减小对控制器的测试工作量置空间为对用户的输入数据总线对用户的输出数据总线读控制信号低电平有效写控制信号低电平有效到的地址总线到的双向数据总线读使能低电平有效写使能低电平有效系统时钟信号全局复位信号低电平有效来自用户的控制输入信号来自用户的数
练习十二 利用SRAM设计一个FIFO
//-------------------------------- 文件名：t.v --------------------
`define FIFO_SIZE 8
`include “sram.v” // 有的仿真工具不需要加这句, 只要sram.v模块编译过就可以了
`timescale 1ns/1ns
module t;
reg [7:0] in_data; //FIFO数据总线
reg fiford,fifowr; //FIFO控制信号
wire[7:0]
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