Verilog语言规则说明.ppt

按位操作符 module bitwise (); reg [3: 0] rega, regb, regc; reg [3: 0] num; initial begin rega = 4b1001; regb = 4b1010; regc = 4b11x0; end initial fork #10 num = rega 0; // num = 0000 #20 num = rega regb; // num = 1000 #30 num = rega | regb; // num = 1011 #40 num = regb regc; // num = 10x0 #50 num = regb | regc; // num = 1110 #60 $finish; join endmodule ~ not and | or ^ xor ~ ^ xnor ^ ~ xnor 按位操作符对矢量中相对应位运算。 regb = 4b1 0 1 0 regc = 4b1 x 1 0 num = regb regc = 1 0 1 0 ; 位值为x时不一定产生x结果。如#50时的or计算。 当两个操作数位数不同时，位数少的操作数零扩展到相同位数。 a = 4b1011; b = 8 c = a | b; // a零扩展为 8逻辑操作符 module logical (); parameter five = 5; reg ans; reg [3: 0] rega, regb, regc; initial begin rega = 4‘b0011; //逻辑值为“1” regb = 4‘b10xz; //逻辑值为“1” regc = 4‘b0z0x; //逻辑值为“x” end initial fork #10 ans = rega 0; // ans = 0 #20 ans = rega || 0; // ans = 1 #30 ans = rega five; // ans = 1 #40 ans = regb rega; // ans = 1 #50 ans = regc || 0; // ans = x #60 $finish; join endmodule ！ not and || or 逻辑操作符的结果为一位1，0或x。 逻辑操作符只对逻辑值运算。 如操作数为全0，则其逻辑值为false 如操作数有一位为1，则其逻辑值为true 若操作数只包含0、x、z，则逻辑值为x 逻辑反操作符将操作数的逻辑值取反。例如，若操作数为全0，则其逻辑值为0，逻辑反操作值为1。 逻辑反与位反的对比 module negation(); reg [3: 0] rega, regb; reg [3: 0] bit; reg log; initial begin rega = 4b1011; regb = 4b0000; end initial fork #10 bit = ~rega; // num = 0100 #20 bit = ~regb; // num = 1111 #30 log = !rega; // num = 0 #40 log = !regb; // num = 1 #50 $finish; join endmodule ！ logical not 逻辑反 ~ bit-wise not 位反 逻辑反的结果为一位1，0或x。 位反的结果与操作数的位数相同 逻辑反操作符将操作数的逻辑值取反。例如，若操作数为全0，则其逻辑值为0，逻辑反操作值为1。 缩位操作符 module reduction(); reg val; reg [3: 0] rega, regb; initial begin rega = 4b0100;