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基于FPGA中8051核等精度频率计设计 　　【摘要】论文设计的等精度数字频率计，是以FPGA为核心，用IP核仿真单片机，大大缩减了设备复杂程度和成本，具有高度的灵活性，同时达到了较高的测量精度和测量速度。 【关键词】等精度频率计；FPGA；IP核 1.引言 电子信号测量中最基本的测量之一就是频率测量，随着电子通讯技术越发发达，对于信号频率检测和检测相位的频率的相位计的精度和应用范围有更严格的要求，所以设计一个高频率范围高精度的频率相位计具有十分重要的意义。 目前，采用单片机设计的等精度频率计是在FPGA广泛应用前一个适合工业生产的方案。单片机性价比较高，但由于其内部资源的受到限制，需要扩展片外相关资源，且不可以实现高度集成及各种复杂的功能。而随着FPGA技术及EDA技术的发展，可重构的嵌人式MCU核、百万门级的FPGA、各种功能强大的EDA工具及功能复杂的IP核的出现，将存储器、一些外围电路和MCU集成到一个芯片得以实现。 这种设计方法是在一些芯片，比如Altera公司Cyclone系列型号芯片之上，用软件的方法仿真单片机，并用VHDL语言编制各个模块，比如计数器控制模块，从而实现将整个单片机以及其他部件仿真在一片芯片上的技术。这样设计的好处是集成度高，移植方便，还能集成各种功能，比如A/D转换。因此，本设计选择使用基于FPGA的IP核技术完成等精度频率计的设计。 2.等精度频率计的测频原理 图1中输入的门控信号是门宽为TPr的标准信号的一个脉冲。COUNT1和COUNT2是两个计数器。标准频率信号（Fs）从COUNT1的时钟输入端输入；被测信号从COUNT2的时钟输入端输入，设其实际频率为Fs，测量频率为Fx。 当门控信号置1时，被测信号的上沿通过D触发器，Q端同时启动计数器COUNT1和COUNT2。对Fx和Fs同时计数。当门控信号置0时，被测信号的上沿将使这两个计数器同时关闭。设在一次门控时间TPr中对被测信号计数值为Nx。对标准频率信号的计数值为Ns。则：Fx/Nx=Fs/Ns（标准频率和被测频率的门宽时间TPr完全相同） 就可以得到被测信号的频率值为： Fx=（Fs/Ns）*Nx 传统测频原理的频率计的测量精度被测信号频率的改变同时测量精度也改变，在实际应用中有较大的局限性，而等精度频率计不仅具有较高的测量精度，而且在整个测频区域内保持恒定的测试精度。 在预置门时间和常规测频闸门时间相同而被测信号频率不同的情况下，等精度测量法的测量精度在整个测量范围内保持恒定不变，而常规的直测法（在低频时用测周期法，高频时用测频率法），其精度会随着被测信号的下降而下降。 3.频率计的性能指标 频率测试功能： 测频范围0.1Hz～100MHz。 测频精度：测频全域相对误差恒为0.0001%（由显示器的显示位数决定）。 周期测试功能：信号测试范围与精度要求与测频功能相同。 脉宽测试功能：测试范围0.1μS～1S，测试精度0.01μS。 占空比测试功能：测试精度1%～99%。 4.系统底层模块的设计 4.1 单片机IP核 如图2所示，本设计的IP核于51单片机基本类似，端口和功能一样，差别在于51单片机的输入输出口是双向口，本IP核的是单向口，因此在左右两边分为PI/PO，下方的ROM、RAM接口是非常常用的接口，能接16个8位的ROM部件。 4.2 锁相环 如图3所示，锁相环为软件自带部件，对其设置如下： 使用的设备：CycloneII 输入时钟频率：20MHz PLL类型：自动选择 输出时钟口1：C0 输出时钟频率：12MHz 输出时钟口2：C1 输出时钟频率：40MHz 4.3 存储部分 如图4所示，RAM和ROM均为系统自带部件，具体设置如下： （1）RAM256 输出总线：8位 存储容量：256字长 RAM类型：自动 时钟类型：双时钟（分开的输入输出时钟） （2）ROM 输出总线：8位 存储容量：8192字长 RAM类型：自动 时钟类型：双时钟（分开的输入输出时钟） 4.4 频率测量部分 频率测量部分是一个独立的部分，本设计并没有把频率测量集成到IP之中，这样便于调试和检查。频率测量部分相当于51单片机的一个功能区，因此其CLR、CL、SPUL、SEL[2..0]都接在IP核的输入口，START、EEND、DATA[7..0]都接在IP核的输出口（如图5所示）。 5.编译与仿真 在QuartusII9.0中对程序进行编译，RTL图如6所示，仿真结果如