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集成电路 CMOS逻辑 讲解人：廖付友 时间：2013年11月12日 课程：嵌入式系统设计 2 Review Click to edit Master title style ●最早的IC使用双极型工艺； ●20世纪70年代出现了金属栅n沟MOS（nMOS或NMOS）工艺； ●20世纪80年代初，晶体管中的铝栅被多晶硅所替代，多晶硅作为栅材料的引入使得在同一IC上很容易制造n沟MOS和p沟MOS两种类型的晶体管，这就是CMOS技术——即互补型MOS（CMOS, complementary MOS）工艺技术的主要改进。 CMOS与NMOS相比，其主要优点是功耗低，且多晶硅栅使生产工艺更为简单，便于器件尺寸按比例缩小。 COMS逻辑 3 图2.1 作为开关的CMOS晶体管 COMS逻辑 4 图2.2 CMOS逻辑 与非门 或非门 5 CMOS晶体管 Contents CMOS设计规则 组合逻辑单元 时序逻辑单元 数据通路逻辑单元 I/O单元 硅编译器/单元编译器 CMOS工艺* 6 1 CMOS晶体管 CMOS Transistors NMOS立体图 Aluminum Polysilicon 7 1 CMOS晶体管 NMOS的导电机理 耗尽区——导电沟道的形成(VgsVtn)——Ids形成(Vds0) NMOS管的第四端体(bulk－阱或衬底)与地相接，使二极管反偏。 L＝2 Tox=100 angstroms (0.01um micron) 8 1 CMOS晶体管 漏-源电流为：（线性工作区） 常数 是工艺跨导系数（或本征跨导）： 定义晶体管增益因子 为： 因子W/L（晶体管宽度除以长度）是晶体管的沟道宽长比。 对于 来说，漏极电流IDS基本保持不变，其中 （2.12） （2.9） 9 1.2 速度饱和 IC设计的特征尺寸（ λ ）：生产过程中光刻所能达到的最小尺寸。 微米技术： λ≥1 μm 亚微米技术： 1μm﹥λ≥0.5 μm 深亚微米： λ﹤0.5 μm 亚0.1 μm： λ≤0.1 μm 对于深亚微米晶体管，由公式（2.12）计算出的漏-源电流会过高，主要有三个原因: 首先，阈值电压不是常数； 其次，沟道实际长度短于所设定的长度； 第三，在高电场时，公式会失效。 此时，电子运动速度饱和，漏电流与晶体管沟道长度无关。 10 1.3 逻辑电平 n-沟道晶体管提供强“0”，但弱“1”。 11 1.3 逻辑电平 P-沟道晶体管提供强“1”，但弱“0”。 有时称弱“0”和“1”为退化的逻辑电平。在CMOS工艺中，可以同时采用这两种晶体管形成强“0”逻辑电平和强“1”逻辑电平。 12 2 CMOS工艺 IC制造：1.生长单晶硅。2-3制作晶圆片。4.高温炉中生长二氧化硅层。5.涂液体光刻胶。6.掩模曝光。7.显影后的芯片截面。8.刻蚀氧化层。9-10离子注入。11.去胶。12.去氧化层。每层都得重复步骤4-12(CMOS工艺一般重复12-20次)。 13 2.2 CMOS反相器 Polysilicon In Out GND PMOS 2l Metal 1 NMOS Contacts N Well 14 2.2 CMOS反相器 Its Layout View Connect in Metal Share power and ground Abut cells 15 3 CMOS 设计规则 Diagram 1 Diagram 3 Diagram 4 物体之间的箭头表示最小间隔 显示物体尺寸的箭头表示最小宽度 规则（3.1）是多晶的最小宽度 IC工艺 前段：前段流水线（1-6）； 后端：金属互联和过孔 （7-9, 14-15）； 焊盘层和玻璃层：（10）。 公司一般会有两套设计规则： 1套用 法则， 另1套用微米。 16 3 CMOS 设计规则 Diagram 1 Diagram 3 Diagram 4 17 4 组合逻辑单元 在CMOS设计中，AOI和OAI是两种非常有效的逻辑结构： Z = (A · B + C · D + E) 或Z = AOI221(A, B, C, D, E) 与-或-非（AOI,AND-OR-INVERT） 或-与-非（OAI,OR-AND-INVERT） 组合逻辑电路与时序逻辑电路？ Z=OAI321(P,Q,R,S,T,U) ? 18 4.1 推进反相符 调整晶体管的尺寸，使n-沟 和p-