基于单片机和FPGA的频率计.doc

1.设计原理描述 考虑单频测计设计单为基础简单问题，测围FPGA和单结合频测设计单为统FPGA完成对时序逻辑控计数较FPGA的高精度、高速等方面的优势。 所以，本次智能仪业单为统实现个电的测试号控数运数码显输块杂的现场编门阵时序逻辑控计数 被测号 图 1 系统组框图图1FPGA完成各种测试对标频统内时钟测号进计数单对个测试统进对FPGA测过测结资处键号读处将测结LED显测号对测号经过FPGA。FPGA的标测试频为40MHz单12MHz标时钟电 其核心部分为单片机和可编程芯片FPGA。所有信号包括基准频率信号、被测信号以及自校输入信号均可在430单片机的控制下送入FPGA芯片中，单片机将每次测试结果读入内存RAM中，经运算处理后，送入12864显示电路显示。用单片机软件查询键盘控制命令情况，实现开始功能、预置门时间控制功能等。 4.硬件的单元模块设计 4.1信号整形电路 为了提高共模抑制比和输入信号的范围，由AD620构成前置放大电路。放大后的信号经过耦合电容去掉直流，再由LM311组成的过零比较电路整形为方波，施密 特触发器74HC14去抖后送入FPGA测量频率。电路如图 图4-1 被测信号整形电路 4.2 单片机主控模块 单片机测频控制电路如图4-2所示，由单片机完成整个测量电路的测试控制、数据处理和显示输出，FPGA完成各种测试功能。 (1)由于FPGA在对频率进行计数时，采用两组32位二进制计数器，8位数据总线的单片机分八次将64位元数据全部读出。利用89C51的P0口读计数器输出标准频率信号和被测信号的值。被读出的八组8位数据通过89C51的SS0, SS1，SS2地址编码选择，由P2口输出控制。 (2) CLR：系统全清零功能。 (3) GATE：为预置门闸，门宽可通过键盘由单片机控制，GATE=1时预置门打开；GATE =0时，预置门关闭。 (4) START：测频计数结束状态信号，START由“1”变为“0”时计数结束。 (5) SS2，SS1，SS0：计数字读出选通控制。若令SS=[SS2，SS1, SS0]，则当SS=0，1，2，3时可从P0口由低8位至高8位分别读出标准信号的四个8位计数值。当SS=4，5，6，7时同样可从P0口由低8位至高8位分别读出被测信号的四个8位计数值。 (6) FS：为标准频率信号输入，此频率来源于FPGA内部的40MHz的振荡晶体。 (7) FX：为被测信号输入，此信号是经过限幅放大整形电路后的信号。 图4-2 单片机测频控制电路 4.3测频模块的工作原理及设计 4.3.1 等精度测频法 等精度测频的方法是：采用频率准确的高频信号作为标准频率