在原理图和pcb之间同步约束.docVIP

目录 第一章 约束管理器介绍 4 1.1 约束管理器简介 4 1.2 约束管理器界面简介 8 1.2.1 worksheet selector 8 1.2.2 用户接口 9 1.2.3 View选项 9 1.3 启动约束管理器 11 第2章 Objects介绍 12 2.1 Pin-Pairs 13 2.1.1 Pin-Pair规则 14 2.2 Nets和Xnets 14 2.3 Buses 15 2.4 Match Groups 15 2.4.1 如何确定target pin pair 16 2.4.2 相对/匹配的群组规则 16 2.5 Diff Pairs 16 2.5.1 差分对工作表 17 2.5.2 差分计算器（Differential Calculator）的使用方法 19 2.5.3 差分对规则 19 2.6 Designs and Systems 20 第3章 设置网络的走线约束 21 3.1.1 设置网络的最大最小传输延迟 21 3.1.2 设置网络相对传输延迟 24 3.1.3 设置差分对约束 26 3.1.4 查看网络规范格式和物理格式 28 第4章 设置网络的时序和信号完整性约束 30 4.1 设置时序约束 30 4.2 设置信号完整性约束 32 4.2.1 设置电气属性约束 32 4.2.2 设置反射属性约束 33 第5章 电子约束创建和应用 35 5.1 创建ECSet 35 5.2 指定ECSet给网络 40 5.3 不考虑ECSet的缺省约束值 41 5.4 在原理图中查看ECSet 41 第6章 ECOs实现 43 6.1 在原理图中增加网络 43 6.2 在原理图中修改约束 45 6.3 在约束管理器中修改约束 46 6.4 在约束管理器中删除约束 46 6.5 在原理图中重新命名网络 47 第7章 在原理图和PCB之间同步约束 50 7.1 从原理图中输出约束 50 7.2 在PCB Design中查看和添加约束 50 7.3 在原理图中导入并查看约束 51 7.4 在PCB和原理图之间同步约束的两种模式 52 7.4.1 用原理图中的约束重写PCB中的约束 53 7.4.2 在原理图中导入PCB中变更的约束 56 第8章 约束分析 58 8.1 查看工作表单元格和对象 58 8.2 定制约束、定制测量和定制激励 59 8.2.1 定制约束 59 8.2.1.1 用户定义的属性 59 8.2.1.2 约束的定制测量 59 第9章 Scheduling Nets 61 9.1 Scheduling Nets 61 9.2 Scheduling Nets-Revisited 65 第10章 相对传输延迟 68 第11章 Match Delay 73 第12章 解决DRC冲突 74 第13章 约束管理器 76 13.1 层次设计中的电子约束 76 第一章 约束管理器介绍 约束管理器是一个交叉的平台，以工作簿和工作表的形式在Cadence PCB设计流程中用于管理所有工具的高速电子约束。约束管理器让你定义、查看和校验从原理图到分析到PCB设计实现的设计流程中每一步的约束。可以使用约束管理器和SigXplorer Expert开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。 本培训教材描述的主要是怎样在约束管理器中提取约束，并且约束如何与原理图和PCB的属性同步。本教材的内容是约束管理器、Concept HDL和PCB Design的紧密集成的集锦。 所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。电子约束（ECSets）就是限制PCB上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。 教材主要内容如下： 第1章～第7章主要关于原理图约束管理器使用： 在约束管理器中提取ECs（电子约束）； 在原理图和约束管理器中执行ECO； 在Concept和PCB Design中传递ECs。 这部分面向Concept HDL的约束管理器的初学者，但是要熟悉Concept HDL和PCB Design。此教材不讨论Concept HDL和PCB Design不同模式和属性的细节，但是会详细地讨论约束管理器过程。 为了快速理解约束管理器的主要特点，可以看看Concept HDL的多媒体教材。请见Help – Learning Concept HDL– Demos in Concept HDL。 将练习文件project.zip解压缩到一个空的路径\design。 确认设置环境变量CONCEPT_INST_DIR到Cadence安装路径（一般安装时设置好了）。 第8章～第12章主要关于PCB约束管理器使用，但是省略了与