一种基于静态存储器微缩轻掺杂漏离子注入光阻厚度优化.doc

一种基于静态存储器微缩轻掺杂漏离子注入光阻厚度优化 　　【摘 要】 一种厚度优化的浅掺杂漏极的光阻被用到了芯片的制造上。因为这种应用，静态存储器器件显示了良好的性能和电性稳定性，并且在这种优化的光阻条件下，10M的静态存储器芯片也取得了良好的工作性能。 【关键词】 浅掺杂漏极 静态存储器 阴影效应 1 引言 TFT-LCD（薄膜工艺液晶显示器）具有非常广泛的应用，比如说便携式器件，手机，PDA等。基于人们对图形和影像色彩的解析度和逼真度的追求越来越高，与之相对应的对于TFT-LCD的解晰度的要求同样也越来越高。因此，必然的，作为TFT-LCD的核心模块，就需要在芯片中内嵌大容量的静态存储器（SRAM[1] [2] [3] [4][5]）来实现对于高解析度和逼真度的需求。从最初的HVGA（Half-size Video Graphics Array，480*320像素）到现在流行的QHD[6] （Quarter High Definition，960*540像素）和FHD（Full High Definition，1920*1080像素），对于显示的要求已经成超过十倍的增长，相对应的，芯片为了支持这种高解析度和逼真度，来满足在液晶显示器上显示良好的图形效果，必然的，内嵌静态存储器的容量也需要10倍以上的增长，才能将图形信息输出到液晶显示屏上。当进入HD时代，由于对于静态存储器容量的需求越发的大，对于整个芯片而言，基本上超过60%的芯片面积将会被静态存储器所占据。如何控制和制造那么大容量的静态存储器的器件性能将变得日趋显著的重要。同时由于其容量大，在制造的过程中，制造的困难程度也成会呈指数级的上升。如何在制造的过程中减小困难，提高良率也变得越发的重要，本文章中我们提供了一种浅掺杂漏极的光阻[7][8]厚度优化的方案，并且根据此优化方案我们可以得到高良率大容量的静态存储器的制造流程。 2 实验 随着芯片对于静态存储器的容量需求越来越大，因此，静态存储器所占有整个芯片的面积反而随着技术节点的微缩越来越大，而外围控制电路所占的比例反而越来越小。在液晶显示器驱动电路芯片设计和制造的时候，如果能够对静态存储器模块直接进行微缩，而对于外围电路则保持原来的技术节点，一方面可以有效的规避掉因为开发新技术而需要解决制造过程中研发的困难，同时，因为静态存储器模块所占比例已经超过60%以上，直接对静态存储器模块进行微缩变得更有效并且更实用，以及成本更低，因此工业界普遍采用这种方式来实现对于薄膜工艺液晶显示器驱动芯片的演进，从而来快速有效的赢得市场的青睐。因此通常，制造工艺会保留在外围控制电路在老的技术节点以减少对于新工艺研发的投入，只对静态存储器模块的尺寸和版图进行缩小以期快速的进入量产，达到良好的生产效应和市场的占有。 基于制造成本考量，静态存储器和核心器件（core devices）是共用同样的阱（Well）的工艺条件，浅掺杂漏极离子注入（LDD IMP）和源漏极离子注入（S/D IMP）制程的。在这些公用的中间浅掺杂漏极离子注入是影响最大的。因为通常当器件进入了亚微米的阶段，为了起到更好的抑制短沟道效应，通常需要通过对于晶圆来倾斜一个角度来进行有效的离子（Halo/Pocket IMP）注入以抑制器件的短沟道效应。而通常在一个芯片中，由于静态存储器所占面积比例很大，往往在静态存储器器件的各个方面的尺寸会更紧，所以当我们缩小尺寸时静态存储器相对更容易出现问题。 如图1所示是一个1.05um静态存储器单元的有源区（Active Area）和栅极（Gate）的版图。这是一个以0.13um逻辑技术为平台的产品。而0.13um逻辑标准的静态存储器单元是2.03um。当我们对外围控制电路保持0.13um逻辑制程不变，对静态存储器部分做微缩可以成功得到1.05um静态存储器单元，从而使得静态存储器单元的面积缩小了近50%。 图2，图3显示了静态存储器的各个器件的（Pull-Up，Pull-Down） 阀值电压（Threshold voltage）电性参数测试（WAT）的结果（因为Pass Gate和PD类似，所以省略）。很明显可以看到器件的阀值电压有比较大的波动，其波动范围在～+/-13%，这个对于制程的控制是很不理想的，特别是对于有很大静态存储器容量（10M）要求的芯片来讲，很有可能会因为器件的电性参数波动大而使得芯片低良率甚至失效，果然从首批10M的静态存储器的良率测试为零。 如何才能减小各个器件阀值电压的波动以满足未来量产的需求？通过研究我们发现，因为浅掺杂漏极光阻存在着阴影效应（shadowing effect），这使Pocket IMP在实际中注入的和实际需求有很大的偏差。为了有效的抑制器件