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基于FPGA帧同步系统设计 　　摘 要：介绍了集中式插入法帧同步系统的原理，分析了帧同步系统的工作流程。采用模块化的设计思想，利用VHDL设计了同步参数可灵活配置的帧同步系统，阐述了关键部件的设计方法。在Xilinx的FPGA器件XC3S200?4FT200上对帧同步系统进行了实现，利用Modelsim 6.0软件进行了仿真测试。仿真结果表明，同步系统工作稳定，满足性能要求。 关键词： 帧同步； FPGA； VHDL； 模块化 中图分类号： TN914?34 文献标识码： A 文章编号： 1004?373X（2013）15?0069?04 Design of frame synchronization system based on FPGA DU Yong， LIU Di?ying （Jiuquan Satellite Launch Center， Jiuquan 732750， China） Abstract： The principles and work flow of centralized plug?in frame synchronization system are described and analyzed. Modular programming idea is used to design a frame synchronization system which synchronization parameters can be flexibly configured based on VHDL. The design methods of key components are described in detail. The frame synchronization system was implemented on XC3S200?4FT200 of Xilinx FPGA， Modelsim 6.0 software is used in the simulation test. The simulation results show that the system is stable and can meet the performance requirements. Keywords： frame synchronization； FPGA； VHDL； modularization 0 引 言 在数字通信系统中，发送端一般以一定数目的码元组成一个个“字”或“句”，即组成一个个数据帧进行传输，因此帧是数据传输的基本单位。不同的通信系统具有不同的帧结构。帧一般分为帧同步码和数据两部分，帧同步码用于标志帧的起始位置；数据则是需要传输的有效码元。帧同步码组的插入方法主要有两种[1]：集中式插入法和间隔式插入法。集中式插入法就是在每帧的开头集中插入帧同步码组的方法；间隔式插入法则是将帧同步码组分散插入到数据流中，即每隔一定数量的信息码元插入一个帧同步码元。本文主要讨论集中式插入法帧同步的FPGA实现。 一般来讲，帧同步在位同步之后才能进行。虽然信号的频率很容易由位同步信号经过分频得到，但是帧的起始和末尾时刻则无法由位同步信号分频确定[2]。帧同步的主要任务就是要获取每个数据帧的起始及结束位置。随着可编程逻辑器件的发展，采用FPGA实现帧同步等数字系统具有速度快、使用方便、可编程配置各种参数等一系列优点，因而得到了越来越广泛的应用[3?5]。 1 集中式插入法帧同步的原理及流程 1.1 集中式插入法帧结构 集中式插入法是指在每帧数据的开始位置集中插入帧同步码序列的方法。在这种同步传输方式中，被传输的数据比特被编成帧，每帧包括多个数据，帧的首部加一个帧同步码组（也称为帧的标志字），记作U，其长度为[M]（单位：b），帧内的数据比特数为[D。]接收端对接收的比特流进行搜索，一旦检测到标志字U，就知道了一帧数据的开始，并据此对帧内的数据进行分组处理，以此建立起同步传输机制。集中式插入法的数据帧格式如图1所示。 图1 集中式插入法的数据帧格式 显然，帧同步码组必须满足一定的条件[2]：首先，同步码组要求尽量与所要传输的数据不同，以免将数据误认为是同步码组；其次要求帧同步码组具有尖锐单峰的自相关特性，以便于接收端进行正确检测；第三个要求是长度不能太长，以免占用过多的信道资源。目前常用的帧同步码组主要有广义巴克（Barker）码序列，一些系统也使用具有伪随机特性的m序列作为同步码组[3?6]。 1.2 帧同步的几种状态 根据帧同步搜索的原理，在帧同步搜索过程中显然存在假锁的可能性（也称虚警概率），因为数据