电工学下册电子技术课件作者林珊第7章节.ppt

(4)计数　当LD=Cr=P=T=1时，触发器在时钟的上升沿完成计数功能。例7-3　用74LS161集成计数器构成十进制计数器解：由于74161是4位同步计数器，可提供16个输出状态。如果使计数器的输出初态为“0000”开始计数，当计数到第九个时钟脉冲时，亦即计数器输出状态Q3Q2Q1Q0为“1001”时，产生一个低电平信号并反馈到预置数控制端，当第十个时钟脉冲到来时，使计数器的状态能被预置到“0000”，这种整个计数器的输出状态均按照自然态序变化，10个脉冲循环一周，因此这就构成了一个十进制计数器，其自然态序连接图如图7-28所示。 图7-28　自然态序连接图 表7-14　例7-3的状态转换表 图7-30　一百一十进制计数器连接图 图7-31　习题7-1图 图7-32　习题7-2图 图7-34　习题7-4图 图7-35　习题7-5图 图7-36　习题7-6图 (1)试分析其分频比(即输出Y与CP的频率之比)，当CP的频率为20kHz时，Y的频率为多少?(2)试用两片74LS161组成模值为91的计数器，要求两片间用异步串级法，并能可靠工作。 图7-37　习题7-7图 图7-38　习题7-10图 尚辅网 / 第7章　时序逻辑电路 7.1　双稳态触发器7.2　时序逻辑电路的分析7.3　寄存器7.4　计数器 7.1　双稳态触发器 7.1.1　RS触发器1.基本RS触发器(1)电路构成　基本RS触发器由两个与非门G1和G2的输出端和输入端交叉连接而成，其电路构成如图7-1a所示。 图7-1　基本RS触发器 (2)工作原理　当RD=0、SD=1时，由图7-1a可知，此时逻辑门G2的RD端加负脉冲后，按与非门的逻辑关系有=1；该信号反馈到逻辑门G1的输入端，而SD为1，故触发器的输出端Q为低电平，即触发器处于“0”态；同时触发器输出端信号Q再反馈到逻辑门G2的输入端，这样即使输入的负脉冲信号RD消失，即RD恢复到高电平，依然会有1。(3)现态、次态、特性表和特性方程　现态是指触发器接收输入信号以前所处的状态，用Qn和表示。 表7-1　基本RS触发器的特性表 表7-2　基本RS触发器的简化特性表 图7-2　的卡诺图 图7-4　同步RS触发器 (1)电路构成　同步RS触发器的电路构成如图7-4a所示，由图可知，它由基本RS触发器外加两个与非门以及一个时钟脉冲控制端构成。 2.同步RS触发器 (2)工作原理　当CP=0时，控制门G3和G4被封锁，基本触发器状态保持不变。(3)特性表、特性方程及状态转移图　由上面的分析可知，同步触发器也具有置“0”、置“1”和保持三种功能，但是与基本触发器不同的是，触发器输出端的状态受时钟脉冲CP控制，若CP=0，无论S、R端的输入信号如何，触发器的状态都保持不变；只有当1时，触发器才接收输入信号，其输出状态才由S、R端的输入信号决定，由此得到其特性表如表7-3所示，简化特性表如表7-4所示。 表7-3　同步RS触发器的特性表 表7-4　同步RS触发器的简化特性表 图7-5　的卡诺图 图7-7　同步RS触发器的波形图 7.1.2　JK触发器 图7-8　边沿JK触发器的逻辑符号 (1)正边沿JK触发器　正边沿JK触发器的输出状态由时钟脉冲的上升沿到来时J、K的状态决定。 (2)负边沿JK触发器　负边沿JK触发器的输出状态由时钟脉冲的下降沿到来时J、K的状态决定。 表7-5　正边沿JK触发器真值表 表7-6　负边沿JK触发器真值表 (3)特征方程式和状态转移图　由真值表得到负边沿JK触发器特性表如表7-7所示。 表7-7　负边沿JK触发器特性表 图7-9　的卡诺图 图7-11　JK触发器的波形图 表7-8　D触发器的真值表 7.1.4　触发器逻辑功能的转换 图7-13　D触发器的状态转移图 (1)D触发器转换为JK触发器 7.1.3　D触发器 (2)JK触发器转换为D触发器 图7-15　D触发器转为JK触发器的电路图 7.2　时序逻辑电路的分析 例7-1　分析图7-17所示逻辑电路的功能，设初始状态为000。 图7-17　例7-1的电路图 解:分析题意可知，该电路由三个JK触发器和两个与非门组成，是一个同步时序逻辑电路。无外部输入信号。(1)列写驱动方程(2)列写状态方程。(3)列写真值表。 (4)分析电路功能。 表7-9　例7-1的真值表 图7-18　例7-1的状态转移图 7.3　寄存器 7.3.1　数码寄存器(1)清除数码　工作之前先给一个清零负脉冲，使触发器F0～F2的输出端为“0”状态，这样在存放数码之前将寄存器内部原来的数码清除，为存放新的数码做好准备。 图7-19　D触发器构成的寄存器 7.3　寄存器 (2)寄存数码　当寄存指令到来