基于VHDL的数字钟动态扫描显示电路设计.doc

基于VHDL的数字钟动态扫描显示电路设计 七段数码管 动态扫描 VHDL 机构化设计 元件例化 配置 原理图 前言： 随着电子技术的发展，应用系统向着小型化、快速化、大容量、重量轻的方向发展，EDA(Elect ron icDesign A u tom at ic)技术的应用引起电子产品及系统开发的革命性变革。VHDL语言作为可编程逻辑器件的标准语言描述能力强，覆盖面广，抽象能力强，在实际应用中越来越广泛。在这个阶段，人们开始追求贯彻整个系统设计的自动化，可以从繁重的设计工作中彻底解脱出来，把精力集中在创造性的方案与概念构思上，从而可以提高设计效率，缩短产品的研制周期。整个过程通过EDA工具自动完成，大大减轻了设计人员的工作强度，提高了设计质量，减少了出错的机会。 VHDL是美国国防部提出的一种经过标准化认证的硬件描述语言，使用VHDL语言进行硬件设计有如下特点：将一项工程设计(或称设计实体)分成外部(或称可视部分，即端口)和内部(或称不可视部分)，即设计实体的内部功能和算法完成部分。 一、电路设计的基本原理 （1.1）动态显示原理： N个LED数码管以静态方式显示时，需用到8×n条引出端线，通常器件输出端的引脚是有限的，因此对于多个LED数码管，可以考虑采用循环显示的动态扫描方法，即在一个数码管显示之后另一个数码管立即显示，利用人眼的视觉暂留特性，可以达到多个数码管同时显示的效果。 （1.2）数字钟动态扫描原理： 对于六个数码管，可以假设6只LED数码管的七段a—g和小数点dp并接在一起，分别引出6个数码管的阴极A0—A5。只要在A0—A5中某个管脚上输入低电平，而其余的均输入高电平，如A0=0，A1—A5=11111，则A0对应的数码管就显示数据，而A1—A5所对应的数码管不显示数据。为了达到动态扫描的目的，我们在A0—A5管脚上轮流加入低电平，在点亮不同数码管的同时输入不同的数据，可在数码管上同时显示6位不同的数字，即将时间分隔为6个周期的循环，如下图。每个周期只选通一个数据，即只有一个数码管被点亮；在周期2第2个数码管显示数据，其余都不亮；依次下去，在扫描6个周期后，每个数码管都被点亮一次，然后又重新开始下一轮的循环点亮。如果扫描的速度足够快，其频率大于40HZ,如1kHZ，可实现6个数码管的动态扫描显示。 采用扫描方式来实现LED数码管的动态显示时，控制好数码管之间的延时是很重要的。根据人眼视觉暂留原理，led数码管每秒导通16次以上，人眼就无法分辨led数码管短暂的不亮，认为是一直点亮的。 二、动态扫描显示控制器的设计： （2.1）6位动态扫描显示控制器的整体框图如图所示，它由六进制计数器，3-8译码器，数据选择器，扫描控制电路，七段显示译码器等组成。它共有6组BCD码输入线A03—A00，A13—A10，A23—A20，A33—A30，A43—A40，A53—A50，7根LED七段显示译码输出线a，b，c，d，e，f，g和6根位选通sel0，sel1，sel2，sel3，sel4，sel5。 图一、6位动态扫描显示控制器的整体框图 （2.2）工作原理 在时钟脉冲clk的作用下，六进制计数器开始计数，其输出通过3-8译码器译码作为24选4数据选择器的片选信号，从6组输入的BCD码数据中选出一组BCD码，经过BCD七段显示译码器译码后去控制LED七段数码管。同时，24选4数据选择器一方面从6路数据中选择出一路BCD码数据，通过七段显示译码器控制数码管a—g管脚；另一方面产生6个控制信号sel0，sel1，sel2，sel3，sel4，sel5，通过数码扫描控制器控制6个LED数码管中的6个共阴极端，使每个时刻只有一个阴极接到高电平，而其余阴极接到低电平，以使每个时刻6只数码管中只有一只数码管工作，即被点亮。在时钟脉冲clk作用下循环计数，扫描频率足够高的情况下，6个数码管能稳定显示6个数码。 三、VHDL模块设计 （3.1）语言的基本结构 一个独立的设计实体通常包括：实体（ENTITY）、结构体（ARCHITECTURE）、配置（CONFIGURATION）、包集合（PACKAGE）、和库（LIBRARY）5个部分。其中实体用于描述所设计的系统的外部接口信号；构造体用于描述系统内部的结构和行为；建立输入输出之间的关系；配置语句安装具体元件到实体—结构体对，可以被看作是设计的零件清单；包集合存放各个设计模块共享的数据类型，常数和子程序等；库是专门存放预编译程序包的地方。 (3.2)各模块的综合元件及其结果仿真图 3.2.1七段译码器综合元件如图二： 图二、七段译码器综合元件 3.2.2计数器模块count6 计数器模块count6能产生六进制计数信号，即循环产生3位二进制数000—101。六进