FPGA和CPLD器件结构.ppt

FPGA和CPLD 器件结构;本章内容（一）;本章内容（续一）;PLD期间的发展历程;PLD器件的基本结构;用PROM实现半加器;（PROM） PLD的问题？;PLA的结构;PLA与PROM的比较;PLA的问题;PAL的结构;PAL 16V8的结构;PAL器件的方框图;PAL器件的特点;GAL的原理;GAL框图;OLMC结构之1，2（GAL）;OLMC结构之3，4（GAL）;OLMC结构之5，6（GAL）;OLMC结构之7（GAL）;GAL器件的问题？;CPLD的原理;MAX7000系列框图;基于乘积项的PLD;MAX7000的宏单元结构（原图）;宏单元的构成说明（一）;宏单元的构成说明（二）;共享扩展乘积项（Shareable Expanders）;并联扩展乘积项（Parallel Expanders）;可编程连线阵列（PIA）;I/O控制块（I/O Control Blocks）;PLD器件I/O的使用提示;FPGA原理：查找表;4输入查表表的例子;LUT的工作过程;实际的LUT结构;FLEX10K系列结构;LAB图示;逻辑单元(LE) LE是FLEX10K结构里的最小逻辑单位，它很紧凑，能有效地实现逻辑功能。每个LE含有一个4输入的LUT、一个可编程的具有同步使能的触发器、进位链和级联链，LUT是一种函数发生器，它能快速计算4个变量的任意函数。每个LE可驱动局部的以及快速通道的互连。 LE中的可编程触发器可设置成D、T、JK或RS触发器。触发器的时钟、清除和置位控制信号可由专用的输入引脚、通用I/O引脚或任何内部逻辑驱动。对于纯组合逻辑，可将触发器旁路，LUT的输出直接驱动LE的输出。;LE结构图; FLEX10K的结构提供两条专用高速通路，即进位链和级联链，它们连接相邻的LE但不占用通用互连通路。进位链支持高速计数器和加法器，级联链可在最小延时的情况下实现多输入逻辑函数。级联链和进位链可以连接同一LAB中的所有LE和同一行中的所有LAB 。因为大量使用进位链和级联链会限制其他逻辑的布局与布线，所以建议只在对速度有较高要求的情况时使用。; 进位链提供LE之间非常快(0.2 ns)的进位功能。来自低位的进位信号经进位链送到高位，同时送到LUT和进位链的下一级。这一特点使FLEX10K能够实现高速计数器和任意位数的加法器和比较器。 利用级联链，FLEX10K可以实现扇入很多的逻辑函数。相邻的LUT用来并行地计算函数的各个部分，级联链把中间结果串联起来。级联链可以使用逻辑“与”或者逻辑“或”(借助狄摩根的反演定律)来连接相邻LE的输出。每增加一个LE，函数的有效输入个数增加4个，其延时大约增加0.7 ns。MAX+plusⅡ编译器在设计处理期间会自动建立级联链，设计者在设计输入过程中也可以手工插入级联链。;快速通道互连 在FLEX10K的结构中，快速通道互连提供LE和I/O引脚的连接，它是一系列贯穿整个器件的水平或垂直布线通道。这个全局布线结构即使在复杂的设计中也可预知性能。;嵌入阵列块(EAB) 嵌入阵列块是一种在输入、输出端口上带有寄存器的灵活RAM电路，用来实现一般门阵列的宏功能，适合实现乘法器、矢量标量、纠错电路等功能。因为它很大也很灵活，还可应用于数字滤波和微控制器等领域。 逻辑功能通过配置过程中对EAB的编程来实现，并产生一个LUT(查找表)。有了LUT，组合功能就可以根据查找表结果来实现，而不是通过计算，比用一般逻辑实现的算法快。这一特点使EAB的快速存取时间得到进一步增强。EAB的大容量允许设计者在一个逻辑级上实现复杂的功能，减少了增加逻辑单元或FPGA的RAM块连接带来的路径延时。; 每个EAB被用作RAM时可以按下列规格进行配置：256×8，512×4，1024×2或2048×1。较大的RAM块可以由多个EAB连接产生。例如，两个256×8连接可组成256×16的RAM；两个512×4的RAM块连接可组成512×8的RAM。如果必要，一个器件里的所有EAB可级联形成一个RAM块。EAB可级联成2048×8的RAM块而不影响定时。Altera的MAX+plusⅡ软件自动连接EAB以满足设计者的RAM规格要求。;嵌入式阵列块EAB（Embedded Array Block）;EAB的位置和作用;软件人员的FPGA？;Altera公司的PLD器件综述;早期器件，大部分已经停产;MAX II;Cyclone（飓风）：;CycloneII：;Stratix ：;StratixII:;配置EEPROM;Cyclone专用配置器件;Xilinx公司的PLD器