verilog HDL语言的循环整数除法器.docVIP

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  • 2017-11-22 发布于四川
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循环整数除法器 ******学院 **级***系 姓名:*** 学号:******** 指导老师:**** 目录 一、除法器的基本原理与改进 第1页 二,程序源代码及QuartusII仿真 第4页 三,测试代码及Modelsim仿真 第8页 四,DC综合部分 第11页 五.Astro版图及解释 第14页 一,除法器的基本原理与改进 本设计是基于传统的除法器的基础上改进而来的。 传统除法器的设计: 一、先取除数和被除数的正负关系,然后正值化被除数。传统除法器因为需要递减的关系,所以除数就取负值的补码,方便操作。 二、被除数递减除数,每一次的递减,商数递增。 三、直到被除数小于除数,递减过程剩下的是余数。 四、输出的结果根据除数和被除数的正负关系。 例如:10除以3 其操作流程就是: 1,10-3 余73; 2,7-3 余43; 3,4-3 余13。 即经过三次的运算比较,得出10÷3=3并且余1。此次运算需要三个时钟周期来进行比较运算,显然,随着被除数的增大,其所需的时钟周期会呈递增趋势,加入,被除数过大的话,其过多的时钟消耗将会减慢运算速度。 改进的循

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