基于Verilog HDL的闹钟设计.docVIP

基于Verilog HDL的数字钟的层次化设计 一、选题意义和研究内容 1、选题的意义 2、研究的内容 选题意义 掌握各类计数器及将他们相连的方法 掌握多个数码管动态显示的原理与方法 掌握用FPGA技术的层次化设计方法 进一步掌握用Verilog硬件描述语言的设计思想 了解相关数字系统的设计 2. 研究的内容 设计一个具有时、分、秒计时功能的电子钟电路。 按照层次化的设计方法将数字钟的功能划分为三个功能块：计时电路，显示电路，和扩展电路。 要求在准确计时的基础上具有校时、校分的功能，定时闹钟的功能和整点报时的功能。 二、数字系统简介 1、数字系统设计方法 2、数字系统设计思路 1、数字系统设计方法 数字系统一般由控制电路、多个受控电路、 输入/输出电路、时基电路等几部分构成 。 2、数字系统设计思路 (1)自下而上的设计 自下而上的设计，也可称为自底向上的设计，过程从最底层设计开始。设计系统硬件时，首先选择具体的元器件，用这些元器件通过逻辑电路设计，完成系统中各独立功能模块的设计，再把这些功能模块连接起来，总装成完整的硬件系统。 (2)自上而下的设计 自上而下的设计，也可称为自顶向下的设计。它是目前常用的数字系统 设计方法，也是基于芯片的系统设计的主要方法。它在功能划分、任务分配及设计管理上有一定的长处。 数字钟的工作原理