基于Verilog的数字电路模拟实验.docVIP

电子信息学院 10微电子 1028402010 陈阵 基于Verilog的数字电路模拟实验 电子信息学院 10微电子 1028402010 陈阵 实验一 3-8译码器Verilog设计 实验时间：2012-11-16 实验地点：电子信息楼218 指导老师：黄秋萍 实验内容 1、在ModelSim软件中对3-8译码器的设计模块和验证模块进行书写和编译； 2、对编译好的模块进行仿真； 二、3-8译码器真值表 二、源代码 1、3-8译码器的设计代码 module decoder3_8(EN,out,in); input EN; output[7:0] out; input[2:0] in; reg[7:0] out; always @(in) begin if(EN) case(in) 3d0: out=8 3d1: out=8 3d2: out=8 3d3: out=8 3d4: out=8 3d5: out=8 3d6: out=8 3d7: out=8 endcase else out=8 end endmodule 2、3-8译码器仿真程序的设计代码 `timescale 1ns