论文基于Verilog HDL语言的DDS设计.docVIP

摘 要 频率合成技术广泛应用于通信、航空航天、仪器仪表等领域。目前，常用的频率合成技术有直接模拟频率合成，间接频率合成和直接数字频率合成。 直接数字频率合成器(Direct Digital Frequency synthesizer，简称DDS)是一种全数字化的频率合成器，利用抽样定理作为理论基础，采用一个恒定的输入参考时钟以数据处理的方式产生频率相位可调的输出信号，输出的高频率幅度抽样序列经D/A转换后，可以得出任意无失真的连续波形。 DDS系统由相位累加器、波形ROM、D/A转换器和低通滤波器构成。时钟频率给定后，输出信号的频率取决于频率控制字，频率分辨率取决于累加器位数，相位分辨率取决于ROM的地址线位数，幅度量化噪声取决于ROM的数据位字长和D/A转换器位数。与模拟信号发生器相比, DDS产品具有低成本，高性能，功能集成以及小的封装尺寸等一系列优点。 伴随着集成电路（IC）技术的发展，电子设计自动化（EDA）逐渐成为重要的设计手段，已经广泛应用于模拟与数字电子电路系统等许多领域。本文使用的Verilog HDL语言已经成为IEEE（国际电子电工标准）的标准语言，提供了数字电路设计从系统级到门级电路设计的完整解决方案。搭配Altera公司对应的两款开发平台，适应所有数字集成电路开发。 本文基于以上理论和设计环境，选定CPLD/FPGA数字电路芯片作为物理工具，以Ver