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第五讲静态CMOS组合逻辑电路 天津大学电信学院电子科学与技术系 史再峰 引言:组合电路与时序电路 静态CMOS电路 在每一时间（除切换期间）每个门的输出总是通过低阻连至VDD 或Vss； 稳定状态时，门的输出值总是由电路所实现的布尔函数决定； 不同于动态电路：动态电路把信号值暂时存放在高阻抗电路节点电容上 动态电路形成的门结构简单，速度快，但对噪声更加敏感，设计工作比较复杂 上拉和下拉网络 关于PDN和PUN探讨 一个MOS管可以看作由栅信号控制的开关 PDN由NMOS构成；PUN由PMOS构成。因为NMOS产生“强0”而PMOS器件产生“强1” NMOS串联相当于“与”逻辑，PMOS串联相当于“或”逻辑； NMOS并联相当于“或”逻辑，PMOS并联相当于“与”逻辑 根据De Morgan定理，一个互补的CMOS结构的上拉网络和下拉网络构成对偶结构（dual networks） 互补的门本质上是反相的，只能实现NAND、NOR、XNOR、NOT等功能，用单独一级实现非反相的布尔函数是不行的 实现一个具有N个输入的逻辑门需要2N个晶体管 阈值损失 构成PDN NMOS 串联形成NAND功能 NMOS 并联形成NOR功能 CMOS NAND CMOS NOR 互补CMOS复合门 标准单元的版图设计理念1980s 标准单元设计-1990s Standard Cells 复合门的版图设计 OAI21 Logic Graph OAI21的两种棍棒图 一致的Euler路径 Euler路径的识别(一) 对于X=!(AB+CD)逻辑,首先画出电路图 Euler路径的识别(二) 对于X=!(AB+CD)逻辑,首先画出电路图 然后根据电路图,PDN的逻辑图,标出各节点,用顶点代表网络节点,用边代表晶体管,每一条边用相应的晶体管的信号来命名; 把PUN旋转90度,使与PDN形成对偶关系并重叠在一起,标出各节点 Euler路径的识别(三) 识别PDN的Euler路径，得到晶体管边的顺序 按照相同的晶体管边的顺序，识别PUN的Euler路径，如果能找到相同的顺序，则版图可以用平行栅结构来实现 Euler路径不是唯一的，可以有许多不同的解 根据Euler路径画出版图 根据Euler顺序确定栅的排列顺序ABCD,画出4条平行栅， 画出电源VDD和GND，画出P扩散区和N扩散区 根据节点顺序，用金属导线连接起各扩散区 练习:OAI22 Euler路径 OAI22 的版图 XNOR/XOR 的实现 静态CMOS的开关模型 复合门的VTC特性:与输入有关 输入对延时的影响 低至高过渡 两个输入均变为低时 延时为0.69*Rp/2*CL 个输入变为低时 延时为0.69*Rp*CL 高至低过渡 两个输入同时变为高 延时为0.69*2Rn*CL 电路仿真的结果 确定晶体管尺寸（Transistor Sizing） 复合门晶体管尺寸的计算 关于扇入的考虑 NAND门的tp是Fan-In的函数 几种门的tp与Fan-Out的关系 tp as a Function of Fan-In and Fan-Out Fan-in: quadratic due to increasing resistance and capacitance Fan-out: each additional fan-out gate adds two gate capacitances to CL tp = a1FI + a2FI2 + a3FO 高速大扇入复合门的设计技巧（一） 调整晶体管尺寸 只有当负载以fan-out电容为主时，才有效果。 逐级加大晶体管尺寸 高速大扇入复合门的设计技巧（二） 重排晶体管的顺序,关键路径靠近输出端 高速大扇入复合门的设计技巧（三） 重构逻辑结构 高速大扇入复合门的设计技巧（四） 在输出端与负载之间插入缓冲链 高速大扇入复合门的设计技巧（四） 减小电压摆幅 延时可以线性减小 同时能降低功耗 但是下一级的门延时会更慢 在接收端使用敏感量放大器来恢复电平（常用于存储器设计中）。 Buffer Example 逻辑努力(Logical Effort) 逻辑门的延时 部分门的Logical Effort 部分门的Logical Effort Logical Effort of Gates Logical Effort of Gates 逻辑门的分支努力(Branching Effort) 逻辑门的门努力(Gate Effort) 多级电路 举例 ： 8-input AND 逻辑努力的计算方法 计算总路径努力: H = GBF 找到最优的级数 N ~ log4F 计算每一级的逻辑努力 f = F1/N 根据级数计算每一级的路径 用以下公式计算每一级的扇入