第8章硬件描述语言设计进阶.pptxVIP

EDA 技术实用教程 第 8 章 VHDL设计深入 第 8 章 VHDL设计深入 8.1、数据对象♠ 8.2、含高阻输出的电路设计♠ 8.3、顺序语句 8.4、并行赋值语句讨论 8.5、IF语句概述 8.6、仿真延时 8.7、VHDL的描述风格 8.1 数据对象 8.1.1 常数 1、在程序中，常数是一个恒定不变的值，具有全局性意义。 2、常数定义的一般表述如下： CONSTANT 常数名：数据类型 := 表达式 ； CONSTANT FBT : STD_LOGIC_VECTOR := 010110 ; -- 标准位矢类型 CONSTANT DATAIN : INTEGER := 15 ; -- 整数类型 3、常数的可视性规则。 变量variable 常量constant 信号signal 8.1 数据对象 8.1 数据对象 常量、信号、变量区别 常量：电源，地，恒定逻辑值等常数。 变量：某些值的载体，存储单元，常用于描述算法。 信号：物理设计中的硬连接线，包括输入输出端口。 信号与常数相当于全局变量，变量相当于局部变量，变量只能存在于PROCESS， FUNCTION，PROCEDUCE中。不能带出PROCESS，FUNCTION，PROCEDUCE，传送出去，而信号可以。 8.1 数据对象 8.1.4 进程中的信号与变量赋值 信号SIGNAL = 变量VARIABLE := 定义位置 结构体中 进程或子程序中 基本用法 用于作为电路中的信号连线 用于作为进程中局部数据存储单元，内部数据运算 作用范围 在整个结构体内的任何地方都能适用 只能在所定义的进程或子程序内部使用 赋值行为 延迟赋值，在进程的最后才对信号赋值 立即赋值 8.1.4 进程中的信号与变量赋值 【例8-1】 8.1 数据对象 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.all ; ENTITY DFFV IS PORT (CLK,D1 : IN STD_LOGIC ; Q1 : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF3 IS BEGIN PROCESS (CLK) VARIABLE QQ : STD_LOGIC ; BEGIN IF CLKEVENT AND CLK = 1 THEN QQ := D1 ; END IF; Q1 = QQ; END PROCESS ; END ; 8.1.4 进程中的信号与变量赋值 【例8-2】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.all ; ENTITY DFFS IS PORT (CLK,D1 : IN STD_LOGIC ; Q1 : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF3 IS SIGNAL QQ : STD_LOGIC ; BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN QQ = D1 ; END IF; END PROCESS ; Q1 = QQ; END ; 8.1 数据对象 8.1.4 进程中的信号与变量赋值 【例8-3】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF3S IS PORT ( CLK,D1 : IN STD_LOGIC ; Q1 : OUT STD_LOGIC ) ; END ; ARCHITECTURE bhv OF DFF3S IS SIGNAL A,B : STD_LOGIC ; BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN A = D1 ; B = A ; Q1 = B ; END IF; END PROCESS ; END ; 8.1.4 进程中的信号与变量赋值 8.1 数据对象 例8-3的RTL电路 8.1.4 进程中的信号与变量赋值 【例8-4】 LIBRARY IEEE ; USE IEEE.STD_