二进制ASK和FSK调制的FPGA实现.docVIP

一 绪论 由于大多数数字基带信号频谱是低通型的，而实际信道多为带通型，数字基带信号通常不能直接在信道中传输，因此需要调制。调制就是在发信端把数字基带信号的频谱搬移到带通型信道的通带之内，以便信号在信道中传输。 数字调制的基本方式有：振幅键控（ASK）和频移键控（FSK）等。其二进制的调制方式则为：二进制振幅键控（2ASK）——载波信号的振幅变化；二进制频移键控（2FSK）——载波信号的频率变化。本实验将利用Quartus II在一个系统中同时实现两种调制。 二 设计原理与要求 §2.1 设计原理 2ASK调制原理：利用代表数字信息“0”或“1”的基带矩形脉冲去键控一个连续的载波，使载波时断时续地输出。有载波输出时表示发送“1”，无载波输出时表示发送“0”。调制波形如图2-1（a）所示； 2FSK调制原理： 利用代表数字信息“0”或“1”的基带矩形脉冲去键控两个连续的不同频率的载波，使两载波有选择地输出。其中一个载波输出时表示发送“1”，另一个载波输出时表示发送“0”。调制波形如图2-1（b）所示。 （a） （b） 图2-1 调制原理波形图 （a）2ASK调制原理波形图 （b）2FSK调制原理波形图 §2.2 设计要求 本例将在Quartus II 开发系统中完成二进制ASK与PSK调制的EDA设计。具体功能为：在调制控制信号START为高电平时，开始对基带信号X进行调制，并分别输出二进制的振幅与频率的调制。图2-2所示为调制系统的构成框图。 图2-2 二进制ASK与PSK调制的系统框图 在系统框图中，有三个输入管脚和两个输出管脚，分别为： （1）输入 CLK：系统时钟，本例中采用周期为10ns的时钟信号； START：调制控制信号，当为高电平时开始进行调制，低电平是不调制； X：基带信号，为被调制的低频信号。 （2）输出（调制信号） 2ASK：已经调制好的2ASK信号； 2FSK：已经调制好的2FSK信号。 三 层次化设计及仿真 根据上述功能，可以把调制系统划分为2部分：载波生成模块，信号调制模块。如图3-1所示。 图3-1二进制ASK与PSK调制的系统模块划分框图 §3.1 载波生成模块 3.1.1 原理说明 在调制控制信号START为高时进行分频，通过两个不同的分频器生成两个频率不同的载波f1和f2。 3.1.2 模块设计与仿真 采用VHDL语言设计，在Quartus II 中，利用文本输入法完成源程序的输入， 其源程序如下。 library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity C_wave is --实体名为C _wave port( clk :in std_logic; --系统时钟 start :in std_logic; --调制信号 f1,f2 :out std_logic); --载波信号 end C_wave; architecture behave of C_wave is --利用计数器实现分频功能的结构体 signal q1:integer range 0 to 11; --载波信号f1的分频计数器 signal q2:integer range 0 to 3; --载波信号f2的分频计数器 begin process(clk) --此进程通过对系统时钟clk的分频，得到载波f1 begin if clkevent and clk=1 then --在clk上升沿时 if start=0 then q1=0; --控制信号为低电平时不计数 elsif q1=5 then f1=1;q1=q1+1; --改变q1后的数字可改变载波f1的占空比，本例50% elsif q1=11 then f1=0;q1=0; --改变q1后数字可改变载波f1的分频比，本例12分频 else f1=0;q1=q1+1; end if; end if; end process; process(clk) --此进程通过对系统时钟clk的分频，得到载波f2 begin if clkevent and clk=1 then --在clk上升沿时 if start=0 then q2=0;