简易时钟的设计 EDA.doc

摘要 本课程设计主要介绍了运用EDA技术实现“电子时钟”的设计，以达到对EDA技术的熟练掌握，提升对《EDA技术及应用》课程所学的内容的掌握和应用，文介绍一种利用FPGA可编程逻辑器件设计数字电子时钟的方法及过程。文中包含各部分程序及经过max-plusII仿真的波形。通过对max-plusII的使用熟悉max-plusII仿真软件的工作方法及应用。 关键字：EDA FPGA 电子时钟 max-plusII 目录 摘要 Ι 1.设计方案及原理 1 1.1设计方案 1 1.2设计原理 1 2. 设计过程 3 2.1顶层设计 3 2.2各个模块程序及波形 3 2.2.1小时模块 3 2.2.2分钟模块 5 2.2.3秒钟模块 6 2.2.4数码管译码模块 8 2.2.5数码管片选模块 9 2.2.6数码管扫描模块 10 2.2.7分频模块 11 2.3硬件电路图 14 总结 15 参考资料 16 附录Ⅰ 简易时钟电路图 17 附录Ⅱ 元件清单 18 1.设计方案及原理 1.1设计方案 根据电路特点，可用层次化结构化设计概念。将此项设计任务分成若干模块： (1)时钟模块：由外部晶振提供； (2)秒钟模块：对秒进行60循环计数，并向分钟产生进位，同时具有调分功能； (3)分钟模块：对分进行60循环计数，并向小时产生进位，同时具有调时功能； (4)小时模块：对小时进行24进制循环计；。 (5)10分频器和4分频器：将外部时钟分频为1Hz的时钟信号； (6)6选1扫描显示： (7)7段数码管译码器：译出数码管要显示的数字。 1.2设计原理 电子钟是一个将“时”“分”显示于人的视觉器官的计时装置。它的计时周期为24小时；显示满刻度为23时59分59秒将标准秒信号送入“秒计数器”，每累加60秒发送一个“分脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计数器，可实现对一天24小时的累计。译码显示电路将“时”“分”计数器的输出状态段显示译码器译码。通过六位ＬＥＤ七段显示器显示出来。library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity hour is port(clk:in std_logic; h1,h0:out std_logic_vector(3 downto 0)); end hour; architecture art of hour is signal cnt1,cnt0:std_logic_vector(3 downto 0); begin process(clk) begin if clkevent and clk=1 then if cnt1=0010 then if cnt0=0011 then cnt0=0000; cnt1=0000; else cnt0=cnt0+1; end if; elsif cnt0=1001 then cnt0=0000; cnt1=cnt1+1; else cnt0=cnt0+1; end if; end if; h1=cnt1; h0=cnt0; end process; end art; 小时模块的波形图如图2.2.2。 图 2.2.2小时模块波形 2.2.2分钟模块 分钟模块的电路图如图2.2.3，其中，MIN1[3..0]是分钟的高位，MIN0[3..0]是分钟的低位。当MIN1[3..0]计到9时向高位进一。当MIN1[3..0]与MIN0[3..0]分别计到0101和1001时，自动为0000。SETHOUR是调时控制。其分钟模块的电路图如图2.2.3。 图 2.2.3分钟模块 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity minu is port(sethour,clk:in std_logic; min1,min0:out std_logic_vector(3 downto 0); c0:out std_logic); end minu; architecture art of minu is signal cnt1,cnt0:std_logic_vector(3 downto 0); signal cc1,cc2:std_logic; begin cc2=(sethour and clk); c0=(cc1 or cc2); process(clk,seth