002_ARM处理器内核介绍.ppt

ARM 处理器内核 Aims and Objectives Aim To give an overview of the current range of ARM processor cores Objectives By the end of the module participants should: Be aware of the ARM core product roadmap Understand the difference between hard and soft IP delivery Know the main ARM core families Be aware of the main features of each family Have an basic understanding of how an ARM core works Be able to make basic decisions about applicability of cores to designs 议程 ARM处理器内核归类 ARM7TDMI 处理器内核系列 ARM9TDMI处理器内核系列 ARM9E处理器内核系列 ARM10E处理器内核系列 ARM11处理器内核系列 其他处理器 The ARM Core Roadmap 简要定义… … 固化宏单元（硬核） Licensed at layout level Delivered as GDSII Cannot be changed by licensee e.g. ARM710T, ARM920T, ARM1022E 议程 ARM处理器内核归类 ARM7TDMI处理器内核系列 ARM9TDMI处理器内核系列 ARM9E处理器内核系列 ARM10E处理器内核系列 ARM11处理器内核系列 其他处理器 ARM7TDMI 处理器内核 ARM7TDMI 特性 3 级流水线 冯.诺依曼架构 CPI(Cycle Per Instruction) 约为1.9 T - Thumb 架构扩展, 提供两个独立的指令集： ARM 指令，均为 32位 Thumb指令，均为 16位 两种运行状态，用来选择哪个指令集被执行 D - 内核具有Debug扩展结构 M – 增强乘法器 (32x8) 支持64位结果. I - EmbeddedICE 逻辑 ARM7TDMI 外部接口 ARM7TDMI 方框图 ARM7TDMI 数据通道 外部地址产生 指令流水线 为增加处理器指令流的速度，ARM7 系列使用3级流水线. 允许多个操作同时处理，而非顺序执行。 PC指向正被取指的指令，而非正在执行的指令 最佳流水线 该例中用6个时钟周期执行了6条指令 所有的操作都在寄存器中（单周期执行） 指令周期数 (CPI) = 1 LDR 流水线举例 该例中，用6周期执行了4条指令 指令周期数 (CPI) = 1.5 分支流水线举例 流水线被阻断 注意:内核运行在ARM状态 中断流水线举例 对齐 存储器访问必须始终适当地保持地址对齐 非对齐地址将产生不可预测的/未定义的结果 用‘Data Abort’ 异常来检测无效的非对齐数据存取 扩展逻辑要求，或使用MMU在 720T, 920T, 926E-S, 1020E 谨防指令读取时出现非对齐 非对齐数据存取能够完成, 但不是用 LDR 使用 LDRB, STRB 传递字节，或使用LDM 加移位/屏蔽 ARM 存储器接口 ARM7TDMI 存储器接口支持4种不同的周期类型 周期类型由存储器接口信号 nMREQ 和 SEQ来 指示 顺序周期 (S cycle) nMREQ = 0, SEQ = 1 ARM 内核要求如下地址转换：地址可以相同，也可以比前一地址大一字或半字 非顺序周期(N cycle) nMREQ = 0, SEQ = 0 ARM 内核要求如下地址转换： 与前一周期的地址不相关. 内部周期(I cycle) nMREQ =1, SEQ = 0 ARM 内核不要求地址转换，因为它在完成一个内部功能，不需要取指 协处理寄存器转换周期(C cycle) nMREQ = 1, SEQ = 1 ARM 内核希望用总线协处理器通信，但不要求存储器系统的任何动作 T标志位的作用 带Cache的ARM7TDMI ARM710T 8K 统一的 cache 完整的内存管理单元（mmu），支持虚拟地址和存储器保护 写缓冲 ARM7TDMI-S ARM7TDMI-S 是ARM7TDMI 的完全可合成版本 指令集和周期与ARM7TDMI 固化版本兼容 完全可合成的 RTL 使用了纲要设计构件的组件 ALU 寄