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延时的优化 反相器链的延时优化 逻辑门的延时优化方法——逻辑功效 延时估算 数字电路的性能指标之一是电路的工作频率 关键路径（Critical Path）：需要关注其时序细节的路径 关键路径受四个主要设计层次的影响 体系结构 逻辑级 电路级 版图级 四个优化层次（I） 体系结构：最有效的性能调节杠杆 要求设计者对实现某种功能的算法和目标工艺都有充分的认识：一个时钟周期包含的门延迟的级数、加法操作的速度、存储器访问速度、信号在连线上传输时所需的时间 在微结构级权衡设计的因素包括流水线的级数、执行单元的数量、存储器的容量等 四个优化层次（II） 逻辑级： 需要权衡的因素：模块的类型（行波进位与超前进位加法器的选择）、时钟周期内的逻辑门的级数、逻辑门的扇入和扇出 从功能到逻辑门和寄存器的转换可以凭借经验、根据实验或逻辑综合来完成 没有哪种精巧的逻辑设计可以克服糟糕的微结构设计而造成的影响 四个优化层次（III） 电路级 选择不同尺寸的晶体管 使用其他风格的CMOS逻辑 四个优化层次（IV） 版图级 好的布局规划（可以手工或者自动完成）决定了对延时起主导作用的互连线的长度 对特定的单元进行调节可以减少器件的寄生电容 本征电容和外部电容 本征延时与外部延时 Device Sizing 反相器链的尺寸 反相器链 Apply to Inverter Chain Optimal Tapering for Given N 优化的延时和门的级数 Example Optimum Number of Stages Optimum Effective Fanout f Normalized delay function of F Buffer Design Delay in a Logic Gate 寄生延时P 门的寄生延时是当这个门驱动零负载时的延时，可以使用RC延时模型来估算； 代表该复合门和简单反相器本征延时的比； 与门的结构和版图样式有关； 功效延时 计算 Logical Effort Logical Effort of Gates Logical Effort of Gates Summary Method of Logical Effort 计算路径功效 ：H = GBF 评估最佳逻辑门级数： N ~ log4H 寻找N级逻辑路径 评估最短延时： D=NH1/N+P 判定最佳级功效： h = H1/N 判定晶体管尺寸：Cin = Cout*g/f Reference: Sutherland, Sproull, Harris, “Logical Effort, Morgan-Kaufmann 1999. 例子：环形振荡器 ? 一个N级的环形振荡器（不考虑内连线寄生效应，忽略边沿效应） 例子：FO4 Inverter ? 评估扇出为4的反相器（FO4 Inverter）的延迟; g = 1f = a g = 5/3f = b/a g = 5/3f = c/b g = 1f = 5/c F = G = H = 5 25/9 125/9 选择尺寸前无法知道各级的电功效，这时路径功效就更为方便！ 多级逻辑网络（路径功效Path Effort） ? ? ? ? 多级网络的逻辑功效计算； 路径逻辑功效（Path Logical Effort）： 路径电功效（Path Electrical Effort）： 路径功效（Path Effort）： 多级逻辑网络（路径功效Path Effort） ? ? ? ? 多级网络的逻辑功效计算； 路径逻辑功效（Path Logical Effort）： 路径电功效（Path Electrical Effort）： 路径功效（Path Effort）： 是否可以写成H=GF？ 具有分支的路径 ? 考虑如下的路径分支： 分支功效（Branching Effort） ? 引入路径分支功效来表示路径的分支的延迟； 某一级看到的总电容与该路径上的电容的比值； 再来计算路径功效 每一级都具有相同的功效延时: 设计高速的电路 对于电路来说所谓最高的速度就是对于相同的负载每一级 的功效最小； 因此N级的最小延时为： 逻辑功效注意 ? ? 寻找可能的最小的延时； 电路模拟的方法中，路径延迟取决于晶体管的尺寸，所以仿真不能 确定所设计的电路是否符合最小的延时（因此模型计算）。 门电路的晶体管尺寸