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2017-12-15 发布于贵州
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综合 Synthesis综合 Synthesis

综合 Synthesis 刘海林基本概述概念：行为描述的电路、RTL级的电路门级网表综合的不同层次：逻辑级、RTL级、行为级目的：决定电路门级结构、寻求时序和与面积的平衡、寻求功耗与时序的平衡、增强电路的测试性综合工具：Design Compile 逻辑综合过程逻辑综合的过程：Translation 、map 、optimization Translation是指把设计的HDL描述转化为GTECH库元件组成的逻辑电路 Mapping是指将GTECH库元件映射到某一特定的半导体工艺库上，此时的电路网表包含了相关的工艺参数 Optimization是根据设计者设定的时延、面积、线负载模型等综合约束条件对电路网表进一步优化的过程综合步骤综合步骤1：源文件准备源文件的准备主要是检查rtl的书写规范，时钟域划分是否合理，一般有专业的工具进行检查　