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08 上 EDA 复习纲要 考试题分两个大题，编程题和设计题，如下面例子所示，叙述的部分需要写到试卷上，还有需要画出框图，所以需要带上铅笔和直尺！ 编程题 二、用FOR_GENERATE语句调用D触发器（设D触发器已经存在，名字为DFF1, 端口：d,clk:in std_logic;q:out std_logic）设计一个四位串入并出移位寄存器，实体名为SREG4，要求画出设计的框图（手工），并简单叙述各端口的作用（手工）；写出程序并生成符号文件（计算机）。 其中 a 为数据输入端口，clk 为移位时钟端口，在 CLK 移位时钟的同步下数据从端口 Q1,Q2,Q3,Q4依次移位输出。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; ENTITY move_reg IS PORT(a,clk: in std_logic; q: OUT std_logic_vector(1 to 4) ); END ; ARCHITECTURE bhv OF move_reg IS component dff1 port(d,clk:in std_logic; q:out std_logic); end component; signal x: std_logic_vector(0 to 4); begin x(0)=a; aa:for i in 0 to 3 generate u: dff1 port map(x(i),clk, x(i+1)); end generate; q=x(1 to 4); end bhv; 三、用FOR_GENERATE语句调用D触发器（设D触发器已经存在，名字为DFF1， 端口：d,clk:in std_logic;q:out std_logic）设计一个四位串入串出移位寄存器，实体名为SREG4，要求画出设计的框图（手工），并简单叙述各端口的作用（手工）；写出程序并生成符号文件（计算机）。 其中 a 为数据输入端口，clk 为移位时钟端口，在 CLK 移位时钟的同步下数据从端口 b 依次延迟一个时钟周期输出。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; ENTITY seg4 IS PORT(a,clk: IN std_logic; b: OUT std_logic); END ; ARCHITECTURE aaa OF sreg4 IS component dff1 PORT( d,clk: IN std_logic; q: OUT std_logic); end component; signal x :std_logic_vector(1 to 3); begin reg1 : for i in 0 to 3 generate reg2: if(i=0)generate aa:dff1 port map(a,clk,x(i+1)); end generate ; reg3 : if(i=3)generate bb:dff1 port map(x(i),clk,b); end generate ; reg4 : if((i/=3) and (i/=0)) generate cc:dff1 port map(x(i),clk,x(i+1)); end generate ; end generate reg1; end aaa; 设计题 一、任务：如下面 100 进制静态循环计数器系统方框图所示外部时钟有为 100HZ，设计一个分频器把 100HZ 输入信号分频成 1HZ，作为 100 进制加法计数器的计数时钟，用静态扫描的方式驱动两位共阴数码管进行显示，并且要有清零、使能，进位等控制端口。 1．根据下面100进制静态循环计数器系统方框图，叙述自己的设计思路。 设计主要由四个模块组成，100/1 分频器模块，十进制计数模块，四七译码器模块，最 后还要再顶层把这三个模块连接起来构成 100进制静态循环计数器；其中 100/1 分频器模块负责把输入的 100HZ 时钟降频为 1HZ；十进制计