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第5章 时序逻辑电路 5.1 递增、递减和可逆 5.2 同步和异步 5.3 五 5.4 a 、 b 、 d 5.5 b d 5.6 a 5.7 （×） 5.8 （√） 5.9 （×） 5.10 组合电路具有即时性，其某一时刻的输出状态仅仅决定于该时刻的输入，而与历史情况无关，在功能上无记忆功能，在结构上信号是单向传递的，没有反馈. 而时序电路在结构上存在出端到入端的反馈，在功能上有记忆功能. 其输出输入关系具有时序性. 电路在某一时刻的输出不仅仅决定于当时的输入，而且与电路在前一时刻（历史情况）的输出有关，即电路的新状态（次态）是输入和原状态的函数. 5.11 由图题5.11可知 （a）驱动方程 输出方程 Y=Q1 特征方程 状态方程 ； 状态转换图与时序图见图题5.11（解）（a） 图题5.11 （解）（a） （b）驱动方程 输出方程 状态方程 状态转换图和时序图见图题5.11（解）（b） 图题5.11 （解）（b） 5.12 ① FF3这一位处于最左端、D3数据来自于外部右移串行输入端DSR或者来自于其相邻位FF2的输出端 ② FF0这一位处于最右端，DSL为左移串行输入端。 ③ FF2与FF1处中间，数据分别来自于左、右相邻位，即，， ④ 为实现双向移位，应加使能控制端S，S=0右移，S=1左移，这样表达式应加以修正： 具体电路如图题5.12. 图题5.12 5.13 根据JK触发器与D触发器比较，二者均有置0置1功能，JK相反时. 对D触发器而言，J=D，）就可以用图题5.12的电路实现双向移位J. 改造图示如图5.13. 图题5.13 5.14 由题意，从移位寄存器出端Q0～Q7输出序列负脉，需两片74LS194联用，用启动脉冲将数据D0 D1 D2 D3 D4 D5 D6 D7置入到Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7（置入一个0）当启动按钮复位后，门G4出0，使194使能端M1M0的状态由11变为01，执行右移功能，在系列CP推动下，从Q0～Q7将先后出现0态，即序列负脉冲. 具体接线如图5.14（解） 图题5.14 （解） 5.15 fCP=10 MZ，，这意味着在100ns时间内要完成1次读取和全部触发器的翻转，设有N个触发器则 ∴? 即该异步二进制计数器最多只能有5位. 5.16 ①根据异步二进制递减计数器状态转换表，总结出这样的规律：最低位Q0每来CP都翻转一次，其他位（Q3，Q2，Q1）是相邻低位“0”过后，再来CP翻转一次. （即相邻低位上升沿、高位翻） ② 令所有JK触发器J=K=1. 使其具有T触发器功能，这样按减法计数各出端Q变化规律引入恰当的CP就可以了. 设所用JK触发器是两片双JK下降沿触发器74LS112，则令（外加） (Q0=) 电路图如图题5.16 图题5.16 5.17 每过一个CP下降沿读一次输出状态组合Q2 Q1 Q0，发现是六个状态在循环，其顺 序为： 010→000→001 ↑ ?↓ 101←011←100 说明这是一个六进制计数，模N=6. 5.18 由图题5.18作出分析如下： ① 各触发器CP相同，为同步计数器 ② 驱动方程： J0=1 ③ 状态方程 ④ 状态计算：得状态转换图和时序图如图题5.18（解）（a）、（b）所示. 由图可知，它是一个不能自启动的三进制计数器. 图题5.18 解（a） （解）b 5.19 由给定电路可知这是一个异步计数器. 分析如下：① 时钟方程CP0=CP1=CP（外加） CP2=Q1 ② 驱动方程 ； ； ? ③ 将驱动方程代入特性方程得状态方程： Q1 ④ 状态计算得状态转换图和时序图如图题5.19（解）（a）（b）所示. 该电路是能够自启动的七进制计数器. 图题5.19 （解） 5.20 从图题5.20分析可知，①两片74161之间采用异步进位方式，由左边芯片高位Q2下降沿（由1回0）经反相器产生上升沿给右边芯片作CP使其计数. ② 两芯片分别用反馈置数法（时同步置数）构成六进制（左）和八进制（右），所以该计数器的模N=6×8=48，为48分频电路，即： fY∶fCP=1∶48. 5.21 由图题5.21分析可知，低位（左74161）的状态从1001～1111为七进制，高位（右74161）的状态从0111～1111为九进制，（两片分别采用反馈置数法）. 考虑二者的进位连接关系总状态数（计数器的模数）N=7×9=63，是63进制计数器fY∶fCP=1∶63（63分频） 5.22 ①