数字集成电路设计基础教学PPT.ppt

环形振荡器 * * 这种振荡器的特点是线路简单，起振容易，如果不加延迟网络则不需要阻容元件，便于集成化，缺点是没有延迟网络频率不便于灵活选择，要实现低频振荡需要很多的非门因而不易实现，另外由于门电路延迟时间有一定误差，制作时频率不太准确。 * R-S锁存器 R-S锁存器 真值表 S R Q (n+1) 工作状态 0 0 Q (n) 保 持 0 1 0 复 位 1 0 1 置 位 1 1 0 不 允 许 * R-S锁存器 时钟同步的R-S锁存器 同步时钟信号ck ck=0 ，保持； ck=1 ，求值 ck=1期间输出一直随输入信号变化 * D锁存器 在R-S锁存器的基础上构成D锁存器： ck=0，数据锁存 ck=1，数据经一定延迟传到输出端 CMOS传输门和反相器构成的D锁存器 ck=0，TG1截止， TG2导通, 保持 ck=1，TG1导通， TG2截止, 求值 * D触发器 主-从D触发器 数据建立时间 * 时序特性 clock In Out data stable output stable output stable time time time clock D Q In Out tsu thold tc-q * * 在到达时钟边沿前，D输入所需要维持稳定的时间称为“建立时间” 在时钟边沿之后，D输入所需要维持稳定的时间称为“保持时间” * D锁存器和D触发器 带有直接置位和直接复位的主-从D触发器 1）异步置位SD 异步复位RD 2）输出有反相器 3）减小输出的 延迟 T触发器 * * T触发器 用D触发器实现的T触发器和带使能端的T触发器 * * 时钟策略 * * 一、时钟控制系统 * * 时钟电路 在CMOS数字系统中，采用的时钟电路有单相时钟、双相时钟和多相时钟。 单相时钟电路所使用的器件最少，然而它对系统中组合电路的延迟上、下限都有严格的限制，这给规模较大的数字系统的设计带来巨大的设计复杂性。而使用双相或多相时钟可解决上述双边约束问题。通常的双相或多相时钟都是由单相时钟产生的。 单相时钟电路 * 时钟交叠引起竞争问题 T1 T2 I1 I2 Q QM D C1 C2 !clk clk clk !clk !clk clk 0-0 overlap race condition 1-1 overlap race condition * * 双相时钟电路 * * * * 二、单相时钟的参数 在到达时钟边沿前，D输入所需要维持稳定的时间称为“建立时间” 在时钟边沿之后，D输入所需要维持稳定的时间称为“保持时间” * * 在同步系统中，如果触发器的数据输入不遵守其建立与保持时间的限制，潜在的时钟竞争问题可能会产生。这些竞争现象将导致错误的数据被存储于寄存器中。 * * * 逻辑门：级数 数字系统的速度取决于其最长路径（关键路径）上所有逻辑门延迟时间的总和 沿着信号传播的方向经过的一个逻辑门称为一级逻辑门 可以等效为一个反相器的CMOS电路作为一级逻辑门，单级逻辑门扇入的数目应该受到串联器件数目的限制 反相器扇入数目为1，一般认为是半级门 * * 在大规模MOS数字系统中，时钟电路通常要驱动大量的逻辑门，假设每个逻辑门的输入栅电容都是Cg，对于时钟电路的总负载可达到104Cg数量级以上。 如果时钟电路没有足够的驱动能力，则会使时钟信号的上升沿和下降沿严重恶化。 为了保证双相不重叠时钟有正常的时序，通常在时钟电路的输出端需要加入驱动电路。 时钟的配置 对于标准单元和门阵列设计而言，采用完全独立的静态触发器构成的单相时钟是它的惟一选择，因为单相时钟的布线问题最小。 双相时钟策略则较易于用在RAM、ROM和PLA的时序上。 * * 在集成电路制造与设计中，CMOS工艺的密度极高，单相时序成为复杂、高速CMOS集成电路的惟一选择。 特殊时钟一般是由逻辑电路内部自我产生的。 即使选择单相时钟系统，时钟的配置问题仍然存在。 如果将一大型CMOS电路的触发器电容全部加起来，其值可能超过1000pF。 倘若要求此电路必须具有周期短、频率高的特点，则所得的瞬态电流峰值及平均动态电流可在安培范围。 * * 有两种时钟配置的方法：单一大型缓冲器和分布时钟树方法。 在第一种方法中，单一缓存器是驱动连接所有模块的总体时钟，比较适合布线结构比较复杂的、没有规则的时序电路，如微处理器或数