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常用逻辑电平引用指南 标题 1. 概述 2. 高速逻辑电平简介 3. 高速逻辑电平接口转换 4. 常用器件 1、概述 1.1 为什么会有多样的逻辑电平？ 驱动能力不同； 传输速率不同； EMC性能不同 1.2 为什么需要高速逻辑电平？ 现代电子技术发展的要求：系统日益复杂，数字信号本身的速率不得不提高，而这样一来对于传递距离较长的应用，TTL、CMOS类型的信号如何保证信号完整性？这样就使得下面常用的几种高速逻辑电平得以广泛应用。 2.高速逻辑电平接口简介 几种逻辑电平列表对比 2.1 ECL电平 什么是ECL电平？ ECL是一个用双极型晶体管的逻辑电路，晶体管工作在非饱和状态。 因为工作在非饱和状态，所以ECL是现有最高速的逻辑电路。延迟时间小至200ps以下，工作频率高达3GHz。 输入级是差动放大电路，用来比较输入的逻辑状态。 输出是共集极放大，用来放大输出电流及降低输出阻抗。 所有逻辑电平都是以Vcc为零点 为什么ECL能获得更高速率？ 首先看一下TTL电平的形成： TTL和CMOS电平原理 ECL逻辑电平 传统ECL是以Vcc为零电压， VEE为-5.2V电源 逻辑电平： VTT的说明 ECL也适合使用在只有正电源的系统(如只有+5V 或 +3.3V)，可將Vcc接到正电源而VEE接到零点。 这种接法，有下列不同处： 1. 逻辑电平相对于Vcc而不是零点。 2. 在与其他逻辑电路(如 TTL)相接時，应用PECL及LVPECL转换器，而不是ECL或LVECL转换器。 这样的电平称为PECL电平 这种情况下，当接入的VCC变化时VBB也是变化的，当然，高低电平的定义也是不同的。 ECL电平优点 1. 高速 工作频率可达3GHz，延迟低至微微秒级别。 2. 低歪曲率 Pin to pin skew达到50ps以下；part to part skew达到100ps 3. 信号传输质量好 驱动能力强，阻抗匹配，差分输出，很高的检测能力（150mV） 4. 低噪声 由于阻抗匹配，最大可能地消除了反射信号的影响； 差分输出可以抵消掉共模噪声； 恒定电流源的特性：工作频率，温度，电源电压发生变化时电流表现稳定。 带有射随输出结构，端接，ecl输出典型电路 ECL电平的匹配方式 1. 输出端匹配原理 LVPECL-LVPECL近距离传输、直流耦合互连模式 LVPECL-LVPECL远距离传输、直流耦合互连模式 LVPECL-LVPECL交流耦合互连标准模式 LVPECL-LVPECL交流耦合互连低能耗模式 2.高速逻辑电平接口简介 2.2 LVDS电平 LVDS（Low Voltage Differential Signaling)是一种低摆幅的差分信号技术，它使得信号能在差分PCB线对或平衡电缆上以几百Mbps的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗。 通常用于3.3V供电的CMOS和BICMOS器件的接口 相对于LVPECL电平，LVDS的不同之处在于： ◆ 电压更低 ◆ 电流更小 ◆ 摆幅更小 ◆ 功耗更小 ◆ 等等 LVDS电平特点 遵循 TIA/EIA-644 标准 低功耗，高速差分技术 低EMI特性 FAILSAFE特性，即：对于短路开路等失效情况都足够安全，在这些情况下接收方的输出都是高电平 摆幅± 250~400mV ，典型偏置电压 1.2V 理论最高数据速率达到655Mbs 主要应用于点到点和多点的场合 从内部接口的原理做对比 ECL LVDS LVDS电平的匹配方式 ◆ LVDS到LVDS之间的匹配方式比较简单 ◆ LVDS到ECL之间的匹配 LVDS的输出需要在差分线之间100欧姆的负载，这样同时可以和控制在50欧姆的传输线相匹配。 ECL（LVPECL）电平的输入要求：一个和Vcc有关的偏置电压，适当的摆幅 通常ECL可以可以处理摆幅在150~400mV的输入信号，实际上摆幅最高甚至可以达到950mV。直流电平应在输入电压范围内。只有时钟信号或编码信号要交流耦合，因为对于NRZ信号进行交流耦合将会引起问题。 方式1 部分ECL器件提供了一个VBB参考电压，于是可以使用交流耦合。此时，VBB需要通过一个10nF电容到地。 100KΩ作用是在无信号时提供稳定的输出状态。 转换方式建议如下图 方式2 带有外部偏置的交流耦合方式 当VBB参考电压没有提供时，可以通过电阻分压偏置的方式产生一个直流电压。阻值的选取取决于VCC和VEE的电压值。 举例： VCC=3.3V，VEE=GND，则R1=680，R2=1K。得到VBB=VCC-1.3=2.0 V 布线时