利用可编程逻辑器件进行现代电子系统的设计（四）总结.pptVIP

时钟信号 全局时钟 门控时钟 行波式时钟 多时钟系统(不作介绍) 全局时钟 由专用的全局时钟输入引脚驱动的单个主时钟去钟控设计项目中的每一个触发器 全局时钟提供器件中最短的时钟到输出的延时 最简单和最可预测的时钟。 PLD/FPGA设计中最好的时钟方案 门控时钟 组合逻辑输出直接作为时钟信号 容易产生毛刺，导致触发器误翻转 尽量避免采用门控时钟 解决方法： 插入“冗余逻辑”到设计项目中（但PLD或FPGA编译器在逻辑综合时可能会去掉这些冗余逻辑） 可以利用时钟使能端将门控时钟转化为全局时钟 行波时钟 一个触发器的输出用作另一个触发器的时钟输入（异步串行计数器） 通过仔细地设计，行波时钟可以象全局时钟一样地可靠工作 行波时钟使得与电路有关的定时计算变得很复杂 行波时钟在行波链上各触发器的时钟之间产生较大的时间偏移，并且会超出最坏情况下的建立时间、保持时间和电路中时钟到输出的延时，使系统的实际速度下降 全局时钟替代行波时钟 复位和置位对毛刺是非常敏感的 好的复位和置位应该是从器件的引脚单独直接地驱动 如果必须从器件内产生清除或置位信号，则要按照“门控时钟”的设计原则去建立这些信号，确保输入无毛刺 特别注意：不要对寄存器的置位和清除端同时施加不同信号产生的控制，因为如果出现两个信号同时有效的意外情况，会使寄存器进入不定状态。 总结 保证时钟无毛刺 不用多于一级组合逻辑构成的时钟 保证清除和置位信号不包含竞争状态 寄存所有对毛刺敏感的输出 同步所有异步输入信号 用厂家提供的软件计算建立和保持时间 尽量用宏库里面提供的元件 * * 在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化，往往会出现一些不正确的尖峰信号，这些尖峰信号称为“毛刺”。组合逻辑的时钟如果产生毛刺，易使触发器误翻转。 门控时钟是非常危险的，极易产生毛刺，使逻辑误动作。 在可编程逻辑器件中，一般使用触发器的时钟使能端，而这 样，并不增加资源，只要保证建立时间，可使毛刺不起作用。 改进后电路： 典型应用：异步计数器 改进后：用一个触发器做同步化处理，保证后级时钟准确采样。 多时钟的同步化 两个没有相位关系的时钟这样使用，后级时钟可能不能准确采样。 复位与置位信号的设计 *