计算机组成ALU实验报告.docVIP

计算机组成与系统结构实验报告 院（系）： 计算机科学与技术学院 专业班级： 学 号： 姓 名： 同 组 者： 指导教师： 实验时间： 2012 年 3 月 28 日 实验目的: 进一步熟悉Altebra QuartusII 开发环境（包括各种输入方法、功能仿真、综合实现等）。 进一步熟悉运用Verilog HDL语言进行编程。 3.熟悉算术逻辑部件的设计，实现11条指令中运算的ALU。 实验仪器： PC机（安装Altebra 公司的开发软件 QuartusII） 一台 实验原理： 11条目标指令的ALU，输入为两个32位操作数A和B，其中核心部件是能够进行加减运算的加法器，加法器除了输出和/差Add_Result以外，还有进位标志Add_carry、零标志Zero、溢出标志Add_Overflow和符号标志Add_Sign。 ALU的操作由一个ALU操作控制信号生成部件产生的控制信号来控制，该控制信号的输入是ALUctr信号，输出有4个控制信号：SUBctr、Opct、Ovctr、SIGctr。 ALUctr的三位编码及其对应的操作类型和ALU控制信号 ALU2:0 操作类型 SUBctr OVctr SIGctr Opctr1:0 Opctr的含义 0 0 0 addu 0 0 X 0 0 加法器的输出结果 0 0 1 add 0 1 X 0 0 加法器的输出结果 0 1 0 or X 0 X 0 1 “按位或”输出结果 0 1 1 未用 1 0 0 subu 1 0 X 0 0 加法器的输出结果 1 0 1 sub 1 1 X 0 0 加法器的输出结果 1 1 0 sltu 1 0 0 1 0 小于置位结果输出 1 1 1 slt 1 0 1 1 0 小于置位结果输出 实验过程及实验记录： 1 完成代码的编写，并调试运行。 Alu模块 module alu(A,B,ALUctr,Zero,Overflow,Result); parameter n=32; input [n-1:0] A,B; input [2:0] ALUctr; output Zero,Overflow; output [n-1:0] Result; wire SUBctr,OVctr,SIGctr,SignA,SignB,Cin; wire [1:0] OPctr; wire [n-1:0] X,Y,Z,Less,M,N,Add_Result; wire Add_Carry,Add_Overflow,Add_Sign; assign M={n{1b0}}; assign N={n{1b1}}; assign SUBctr=ALUctr[2]; assign OVctr=!ALUctr[1]ALUctr[0]; assign SIGctr=ALUctr[0]; assign OPctr[1]=ALUctr[2]ALUctr[1]; assign OPctr[0]=!ALUctr[2]ALUctr[1]!ALUctr[0]; assign Cin=SUBctr; assign X=B^{n{SUBctr}}; assign Y=A|B; assign SignA=Cin^Add_Carry; assign SignB=Add_Overflow^Add_Sign; assign Overflow=Add_OverflowOVctr; Adder ad(Cin,A,X,Add_Carry,Add_Overflow,Add_Sign,Add_Result,Zero); MUX2to1 m1(SignA,SignB,Less,SIGctr); defparam m1.k=1; MUX2to1 m2(N,M,Z,Less); MUX3to1 m3(Add_Result,Y,Z,Result,OPctr); endmodule 2选1模块 module MUX2to1(X,Y,Z,ctr); parameter k=32; input [k-1:0] X,Y; output reg [k-1:0] Z; input ctr; always @(X or Y or ctr) if(ctr) Z=X; else Z=Y; endmodule 3选1模块 module MUX3to1(A,B,C,D,ctr); parameter k=32; input [k-1:0] A,B,C; output reg [k-1:0]