微机原理四章作微机原理四章作业.ppt

习题4.4 问题： 在8088的工作过程中，什么情况下会产生TW？发生在什么具体时刻？ 解答： 当8088进行读写存储器或I/O接口时，如果存储器或I/O接口无法满足CPU的读写时序（来不及提供或读取数据时），需要CPU插入等待状态Tw。 在读写总线周期的T3和T4之间插入Tw。 习题4.6 问题： 何为引脚信号的三态能力？当具有三态能力的引脚输出高阻时究竟意味着什么？在最小组态下，8088的哪些引脚具有三态能力？ 解答（第102页）： 三态能力：引脚除正常的高、低电平外，还能输出高阻状态（第三态） 输出高阻状态时，表示芯片实际上已放弃了对该引脚的控制，使之“悬空”，这样它所连接的设备就可以接管对该引脚所连导线的控制 8088最小组态具有三态能力的引脚： A19/S6～A16/S3、A15～A8、AD7～AD0 IO/M* 、RD*、WR*、ALE DEN*、DT/R* 习题4.7 问题： 8088的输入引脚信号RESET、HOLD、NMI和INTR的含义各是什么？当他们有效时，8088 CPU将做出何种反应？ 解答： RESET：复位请求。有效时，将使CPU回到其初始状态 HOLD：总线保持。有效时，表示总线请求设备向CPU申请占有总线，CPU将予以响应 NMI：不可屏蔽中断请求。有效时，表示外界向CPU申请不可屏蔽中断，CPU将予以响应 INTR：可屏蔽中断请求。有效时，表示请求设备向CPU申请可屏蔽中断，CPU在开中断时将予以响应 习题4.8 问题： 请解释8088（最小组态）以下引脚信号：CLK、A19/S6～A16/S3、A15～A8、AD7～AD0、IO/M* 、RD*、WR*、ALE的含义，并画出它们在存储器写总线周期中的波形示意 解答： CLK：CPU时钟信号 A19/S6～A16/S3：地址信号A19～A16和状态信号S6～S3分时复用信号 习题4.8 习题4.11 问题： 当8088进行存储器读、写或输入、输出操作时，最小组态引脚IO/M* 、RD*、WR* 信号将分别如何组合？ * * A15～A8：地址信号A15～A8 AD7～AD0：地址信号A7～A0和数据信号D7～D0分时复用信号 IO/M*：I/O接口和存储器操作区别信号 RD*：读控制信号，WR*：写控制信号 ALE：地址锁存信号 T4 T3 T2 T1 ALE CLK A19/S6～A16/S3 A15～A8 AD7～AD0 A15～A8 A7～A0 输出数据 A19～A16 S6～S3 RD*、READY （高电平） IO/-M WR* 高 低 高 I/O写 低 高 高 I/O读 高 低 低 存储器写 低 高 低 存储器读 RD* WR* IO/M* 总线周期 在最小组态下，如果要形成控制信号（存储器读）和（I/O写），对上述3个信号，应组织怎样的硬件电路？ 习题4.12 在8088系统（最小组态）中，读取“IN AL, DX”（指令长度为1B）指令时将引发何种总线操作？在执行该指令时将引发何种总线操作？ 在8088系统（最小组态）中，读取指令“ADD [2000H], AX”（指令长度为3B）和执行该指令各需要几个总线周期？它们各是什么样的总线周期？ 8088每个总线周期只能读写一个字节数据。所以读取指令长度为3B的指令“ADD [2000H], AX”需要 3 个总线周期，执行时需要 2 个总线周期。 读取指令是 存储器读 总线周期，执行时是 存储器写 总线周期。 习题4.13 * *