DSP作业程序.docVIP

1.捕获逻辑：允许捕捉单元1和2工作，禁止捕捉单元3，捕捉上升沿事件，选择T1定时器为时基，允许中断，低优先级. 捕捉逻辑（CAP1\CAP2\CAP3\CAP4\CAP5\CAP6) CAP_INIT: LDP #DP_PF2;//指向7090h~7100h// LACL MCRA OR #0038H;//IOPA3、IOPA4和IOPA5被配置为特殊功能方式// SACL MCRA SETC INTM LDP #DP_EVA SPLK #042H,GPTCONA SPLK #0,T1CNT SPLK #0E46H,T1CON;//TMODE=10连续向上计数模式，TPS=110 64分频// //TENABLE=1定时器计数使能，TCLKS=00内部时钟定时器2、4有自身周期寄存器// SPLK #0FFFFH,T1PR SPLK #00H,EVAIMRA SPLK #00H,EVAIMRB SPLK #2650H,CAPCONA;//捕获上升沿CAP1、CAP2捕获允许// SPLK #03H，EVAIMRC;CAP1 SPLK #0FFFFH,EVAIFRA;//清EVA全部中断标志// SPLK #0FFFFH,EVAIFRB SPLK #0FFFFH,EVAIFRC CLRC INTM RET 2.SCI模块：将SCI编程为既能接收又能发送数据的工作方式，采用空闲线模式。通信波特率19200bps，1位停止位，8位字符传送，采用偶校验，允许发送和接收中断，高优先级中断。（禁止接收错误中断） SCI初始化程序： SCI_INIT: LDP #0E1H;//DP指向0E0H(0/1110/0000B)数据页，地址为7000H～707FH// LACL MCRA OR #03H SACL MCRA LDP #DP_PF1 SPLK #0067H(0077H),SCICCR;//地址位唤醒模式，8位数据传输，1位停止位// ;//采用偶校验//自测试模式？// SPLK #0007H,SCICTL1; //接收，发送，内部时钟使能，SLEEP=1// SPLK #0003H,SCICTL2; //接受，发送中断使能// SPLK #0017H,SCIPRI 高优先级中断(D4-D3仿真时有用) SPLK #0000H,SCIHBAUD SPLK #009BH,SCILBAUD ; 波特率为19200bps SPLK #0027H，（002FH）SCICTL1 ; 串口初始化完成 LAR AR1，#SCIRXBUF LAR AR2,#SCITXBUF LAR AR3,#RXD_PTR LAR AR4,#TXD_PTR LDP #0 SPLK #0001h,IMR SPLK #0FFFFh,IFR CLRC INTM RET 3.SPI模块：将SPI编程为主模式，8位字符传送，时钟控制选择上升沿无延时，允许中断，高优先级中断，波特率位80kbps。 SPI初始化程序： SPI_INIT： LDP #DP_PF2 LACL MCRB OR #00014H;//配置SPISIMO和SPICLK引脚为特殊功能方式// SACL MCRB LACL MCRB AND #0FFF7H;//配置IOPC3为一般的I/O口功能// SACL MCRC LDP #DP_PF1 SPLK #0007H,SPICCR;//配置SPI寄存器允许初始化，8位数据输出// SPLK #0007H,SPICTL;//主机方式，时钟方式为无延时的上升沿使能中断// SPLK #0017H,SPIPRI 高优先级中断(D4-D3仿真时有用) SPLK #012BH,SPIBRR;//SPI波特率为80kbps// SPLK #0087H,SPICCR;//初始化结束，并关闭初始化使能位// LDP #DP_USER SPLK #00H,SPI_DATA SPLK #00H,SPI_FLAG SPLK #DACOUT,SPI_CON RET 4.将定时器T1、T2编程为连续增/减计数模式，计数时钟来自CPU时钟，64分频，T2的启动信号采用T1的启动信号。比较寄存器重载条件是定时计数器为零或周期匹配时重载，要求产生2路周期信号为20ms，脉宽分别为5ms、9ms的对称PWM输出波形，允许比较匹配中断，禁止计数器上溢、下溢和周期匹配中断。禁止启动A/D转换器，引脚输出高有效。（周期