Verilog行为描述.pptVIP

* Verilog行为描述 学习指南 【知识目标】 （1） 了解initial和always语句的概念； （2） 了解块语句及过程赋值语句的概念和形式； （3） 理解条件语句，多路分支语句和循环语句的功能特点； （4） 理解各种时序控制的机制及形式。 【技能目标】 （1） 能够建立各种基本的行为模型。 【重点难点】 （1） 非阻塞赋值与阻塞赋值的区别； （2） 各种时序控制机制的特点及应用。 1 Verilog的基本描述形式 对于模块内具体电路功能逻辑的描述，通常有下面3种方式： (1)．数据流描述方式:使用连续赋值语句对数据流行为进行描； (2)．行为描述方式:使用结构化过程语句对时序行为进行描述。其中结构化过程语句包括 两种语句：initial语句和always语句。 (3)．层次化描述方式:使用原语或模块的实例化对电路结构进行描述（其中原语包括内建门级原语，开关级原语，用户自定义原语 2 结构化过程语句 结构化过程语句包含两种：initial语句和always语句，它们也是行为描述方式的基本语句。所有行为描述的其他语句（如过程赋值语句）必须包含在这两种语句当中。 3.2.1initial语句 一条initial语句从仿真的0时刻开始执行，但是只执行一次。如果initial语句中包含了多 条行为语句，那么需要用begin和end将其组合成块