Verilog HDL 数字系统设计及实践.pptVIP

10.8 复位电路设计问题与改进 10.8.2异步复位电路 // example_10_14 async_reset_dff // 异步复位触发器 module async_reset_cnt ( input i_clk, input i_rst_n, input [7:0] i_din, input i_ld, output reg [7:0] o_dout ); always @(posedge i_clk or negedge i_rst_n) begin if (~i_rst_n) begin o_dout = 8d0; end else begin if (i_ld) begin 10.8 复位电路设计问题与改进 o_dout = i_din; end else o_dout = o_dout + 8d1; end