基于FPGA的其他复杂电路设计与实现.pptVIP

(4) ADPLL的整体设计 最常用的ADPLL结构如图13.13所示。它包含两个鉴相器：一个EXOR门和一个JK触发器，环路滤波器由前面讨论的K计数器构成，数字振荡器由前面讨论的ID计数器构成，使用图中的ADPLL结构实现锁相环功能。 ADPLL数学模型的建立与分析 图13.13 最常用的AD PLL结构(电路基于74xx297型IC) 图13.14 ADPLL的数学模型 13.3 基于全数字锁相环的频率合成器的设计 结合模拟和数字锁相环的理论分析，可以得到ADPLL的相位和误差传递函数，图13.14为ADPLL的数学模型。 13.3 基于全数字锁相环的频率合成器的设计 13.3 基于全数字锁相环的频率合成器的设计 ?ADPLL的同步范围 简单分析可以得到ADPLL工作的频率范围，当K计数器一直上升计数时，ADPLL产生最大的输出频率，此时进位脉冲频率为 因为每个进位脉冲给ID计数器输入增量都会使IDout信号增加周期，所以ID计数器的输出频率增加 又因为N分频计数器使频率减少为1/N，所以ADPLL可以处理的最大频率偏移为