第三讲Verilog行为描述.ppt

第三讲 Verilog行为描述;内容提纲;Verilog模块的基本结构;行为描述和结构描述;一、Verilog HDL行为描述的构成框架;过程块;3.过程语句initial和always;4.时序控制;事件控制： 边沿触发事件控制： @(Posedge) ,@(negedge) 电平敏感： Wait(条件表达式) 如：wait（a＝＝1‘b1） 混合使用： 例：@(posedge sys_clk)#10 sum=a+b; ;举例:产生2个时钟的行为描述;二、块语句;1.串行块begin-end;举例;延时区别：仿真与综合;2.并行块fork-join;举例;举例;举例：;3.有名块;有名块的块名作用;三、赋值语句;过程赋值举例;2.过程赋值语句的两种延时模式;事件控制分类;@（negedge信号名） 信号名有下降沿就触发事件 例：@（ negedge clock） a=b; @（敏感事件1 or 敏感事件2 or …） 敏感事件之一触发事件 没有其他组合触发 信号名可以是任何数据类型的标量或矢量 例:@(posedge reset or posedge clear) reg_out=0; ;1)内部模式 格式：寄存器量= 定时控制表达式； 过程：求表达式→延时→赋值 举例： 1.延时控制：#延时量 re