计算机结构与逻辑设计(5触发器).ppt

计算机结构与逻辑设计 基本RS触发器 触发器数据存储和传递功能 两组触发器 一个触发器存储一位 锁存器功能：D触发器，D锁存器功能 触发器总结 电平触发、沿触发、主从触发、其他 同步清零，异步清零 特征方程：RS, D, JK，T触发器 1）RS触发器： Qn+1 = RS + RQn 2) D触发器： Qn+1 = D 3) JK触发器： Qn+1 = JQn + KQn 4) T触发器： Qn+1 = TQn + TQn * * 3.1 触发器 触发器 概述 构成组合逻辑电路的基本单元为逻辑门， 而构成时序逻辑电路的基本单元是触发器。 S R Q 1 0 1 0 1 0 0 0 保持 1 1 禁止 ≧ ≧ R S QT(Q) QS(Q) S R Q Q 与门的——基本RS触发器 S R Q 1 0 0 0 1 1 1 1 保持 0 0 禁止 波形图（时序图） 置1 置0 置1 置1 置1 保持 不允许 低有效 与非门形式的触发器！！ ≧ ≧ R S QT(Q) QS(Q) D C D触发器 在CP操作下，根据输入信号D情况的 不同，具有置 0、置1功能的电路 称为D触发器。 1) 特性方程: 2) 特性表 3) 驱动表 波形图 D触发器 锁存器的竞态 (Race) 现象 1）主从触发方式 2）边沿触发方式 电平触发方式 同步RS触发器 R S CP＝0时，R=S=1，触发器保持原来状态不变。 CP＝1时，工作情况与基本RS触发器相同。 同步触发器 1. 电路组成 触发器功能表 RD SD Q Q R S CP CP: 时钟脉冲 (Clock Pulse) R、S 控制端 CP R S Q n+1 说明 1 0 0 Qn 保持 1 0 1 1 置1 1 1 0 0 清0 1 1 1 不定 避免 0 ? ? Qn 保持 时钟控制电平触发的R-S触发器 时钟控制 —只有CP=1时,输出端状态才能改变 电平触发— 在CP=1时,控制端R、S的电平(1或0)发生变化时,输出端状态才改变 CP R S Q n+1 说明 1 0 0 Qn 保持 1 0 1 1 置1 1 1 0 0 清0 1 1 1 不定 避免 0 Qn 保持 2. 功能分析 波形图 不变 不变 不变 不变 不变 不变 置1 置0 置1 置0 不变 RD SD D CP Q Q 边沿D触发器 维持—阻塞型J-K触发器 (续) Q Q R S J K CP K复位端 J置位端 J=0,K=1时Q=0 J=1,K=0时Q=1 J、K端功能 CP下降沿触发的J-K触发器的R、S功能相同 J、K控制端的功能 Q Q R S J K CP CP上升沿触发 维持—阻塞型J-K触发器(续) J K CP Q n+1 说明 0 0 Q n 保持 0 1 0 清0 1 0 1 置1 1 1 Q n 翻转 0,1 Q n CP 下降沿触发的J-K触发器J、K功能相同，只是在CP下降沿触发 用J-K触发器构成2分频器 Q Q R S J K CP CP 1 0 CP Q Q 当JK=11时，在CP上升沿翻转 FQ = FCP/2 RS,JK甩空或通过 4.7k?的电阻接高电平 CP Q ?2 T触发器 在CP操作下，根据输入信号T的情 况不同，凡是具有保持和计数功 能的电路都叫T型触发器。 结构: 在JK触发器中，令J=K=T则有 可知：T触发器的功能 是当T为1时，为 计数状态；当T为 0时为保持状态。 T触发器 状态图 时序图