实验四 多功能数字钟.ppt

1 电子线路设计、测试与实验 华中科技大学电子与信息工程系 HUAZHONG UNIVERSITY OF SCIENCE AND TECHNOLOGY 计数、译码、显示电路 -简易数字钟的设计与实现 18周数字阶段操作考试 计数、译码、显示电路（实验二十一P159 ） 实验目的 实验内容与具体要求 计数器40161的逻辑功能及其应用 译码显示电路的构成 实验注意事项 一、 实验目的 掌握40161的逻辑功能及使用方法； 掌握同步计数器的设计与实现方法； 掌握译码、显示电路的构成及使用方法； 学习小型数字电路设计、组装与调试的方法。 二、实验内容与具体要求(P133)-设计组装实现简易数字钟 组装数字钟实现计时、清零、校时与定时闹钟功能。 用161设计并组装60进制计数、译码、显示电路; CP=1Hz时，利用数码管调试60进制计数、译码、显示电路观察并记录实验结果； CP=1kHz时(信号源)，观测并记录60进制计数器个位输出Q0、Q1、Q2、Q3以及CP的波形，比较它们的时序关系。注意：示波器触发源的选择。 *利用发光二极管搭建60进制计数器个位输出的显示电路; 设计并组装24进制计数、译码、显示电路; 简易数字电子钟电路* 基本功能要求： ① 准确计时，以数字形式显示时、分的时间； ② 小时的计时要求为“24进制”，分的计时要求为60进位； ③ 校正时间。 当数字钟接通电源或者计时出现误差时，需要校正时间（或称校时）。校时是数字钟应具备的基本功能。对校时电路的要求是，在小时校正时不影响分的正常计数；在分校正时不影响小时的正常计数。 数字钟电路系统的组成框图 数字钟电路系统由主体电路和扩展电路两大部分所组成 振荡器产生稳定的高频脉冲信号，作为数字钟的时间基准，再经分频器输出标准秒脉冲 秒计数器计满60后向分计数器进位 分计数器计满60后向小时计数器进位 小时计数器按照“23:59:59翻0”规律计数 计数器的输出经译码器送显示器 计时出现误差时可以用校时电路进行校时、校分、校秒 扩展电路必须在主体电路正常运行的情况下才能进行功能扩展 三、计数器40161的逻辑功能及其应用 4位二进制同步加(递增)计数器 P161表5.21.4 CC40161功能表 1. 40161的逻辑功能: 清零 使能 数据输入置数 进位 置数 ET=ETTETP CO=Q3Q2Q1Q0 ET CP 操作状态 0 x x x 异步清零 1 0 ? x 同步预置 1 1 ? 0 保持 1 1 ? 1 计数 1. 40161的时序波形图 2. 构成任意进制计数器的方法 利用同步预置?清零 利用异步清零 优点： 清零可靠 输出没有毛刺 反馈清零 反馈置数 3. 构成多位计数器的级联方法 串行进位（异步） 优点：简单； 缺点：速度较慢 六十进制计数器: 出现竞争冒险的可能性较大 六十进制计数器 并行进位（同步） 优点：速度较快； 缺点：较复杂。 3. 构成多位计数器的级联方法 Pin Assignments Top View Segment Identification Display: 灯测试 灭灯 锁存 A3 ? A0 ? A1 ? A2 ? 译码器CD4511BC 四、译码显示电路的构成 BCD-to-7 Segment Latch/Decoder/Driver *Depends upon the BCD code applied during the 0 to 1 transition of LE. X = Don’t Care Truth Table Light Emitting Diode (LED) Readout 2. 共阴七段显示器 3.译码显示电路的构成 公共限流电阻 五、实验注意事项 1．电源 （VDD=＋5V、VSS=地） 核对无误，再接入！ 2．输出端切忌短路、线与！ 3．CMOS电路多余输入端 —— 不能悬空 4．电路图一定要标上芯片引脚号 5．芯片管脚图 6. CMOS电路驱动TTL电路的能力有限。 六、进度安排 16周：计时、清零功能安装与调试 17周：数字钟基本及扩展功能调试与验收 17周： 综合项目验收及xilinx校园杯班级初赛选拔 18周：数字电路部分操作考试 CD40161 MC14161 MC14011 CD4011 MC14511 CD4511 见389页 芯片管脚图